JPH01117366A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01117366A JPH01117366A JP27546987A JP27546987A JPH01117366A JP H01117366 A JPH01117366 A JP H01117366A JP 27546987 A JP27546987 A JP 27546987A JP 27546987 A JP27546987 A JP 27546987A JP H01117366 A JPH01117366 A JP H01117366A
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- gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は半導体装置の製造方法に関し、特にＧａＡｓ−
ＭＥＳＦＥＴ及びそれを用いた集積回路に使用されるも
のである。
ＭＥＳＦＥＴ及びそれを用いた集積回路に使用されるも
のである。
（従来の技術）
この種の半導体装置の従来例全第２図に示す。
図中１はＧａＡｓ基板（半絶縁性基板）、２はＮ型層、
３１はソース電極となるオーミックメタル、３！はドレ
イン電極となるオーミックメタル、４はゲート電極とな
るショットキーメタルである。
３１はソース電極となるオーミックメタル、３！はドレ
イン電極となるオーミックメタル、４はゲート電極とな
るショットキーメタルである。
この半導体装置の従来のつくシ方は、半絶縁性基板１上
にＮ型層２ｔ−成長させ、メサエッチング全行ない所望
の部分だけ残し、ソース、ドレイン電極（Ｊｔ ｍ３
ｓ ）’ｋ、ＡｕＧｅ ／ Ｐｔのリフトオフ法で形
成し、熱処理を行ない、ゲートの７４ターニングを行な
い、リセスエッチングし、その後にゲート電極４′ｌｔ
リフトオフ法で形成し、電極３１ｅ３鵞にノ９ツドメタ
ルを接続形成して、 ＧａＡｓ・ＭＥＳＦＩＴを形成す
る。
にＮ型層２ｔ−成長させ、メサエッチング全行ない所望
の部分だけ残し、ソース、ドレイン電極（Ｊｔ ｍ３
ｓ ）’ｋ、ＡｕＧｅ ／ Ｐｔのリフトオフ法で形
成し、熱処理を行ない、ゲートの７４ターニングを行な
い、リセスエッチングし、その後にゲート電極４′ｌｔ
リフトオフ法で形成し、電極３１ｅ３鵞にノ９ツドメタ
ルを接続形成して、 ＧａＡｓ・ＭＥＳＦＩＴを形成す
る。
このＭＥＳＦＥＴは、ゲート電極４とＮ型層２間のショ
ットキー接合で、ゲート電極４下に形成される空乏層を
制御し、ゲート入力に応じたソース、ドレイン間電流を
取り出すことにより、増幅作用等を行なわせるものであ
る。
ットキー接合で、ゲート電極４下に形成される空乏層を
制御し、ゲート入力に応じたソース、ドレイン間電流を
取り出すことにより、増幅作用等を行なわせるものであ
る。
（発明が解決しようとする問題点）
上記従来技術のものは、特性をよくするためゲート電極
４の幅を極力小に、ソース側とドレイン側のＮ層２の厚
みが小の部分の幅を極力小にして抵抗小となるようにし
ていたが、ゲート電極４をマスク合わせで形成するため
、歩留りが悪かった。また電子ビーム露光装置を使うと
上記の条件は改善されるが、この装置は高価でスルーグ
ツトが悪く、使用できるレジストの種類が制限されると
いう欠点があった。またリフトオフ法を用いるため、メ
タル蒸着やレゾストの条件にきびしい制限があった。ま
たリフトオフ法ではメタルを厚く、できないので、ゲー
ト抵抗が高くなるという欠点があった。
４の幅を極力小に、ソース側とドレイン側のＮ層２の厚
みが小の部分の幅を極力小にして抵抗小となるようにし
ていたが、ゲート電極４をマスク合わせで形成するため
、歩留りが悪かった。また電子ビーム露光装置を使うと
上記の条件は改善されるが、この装置は高価でスルーグ
ツトが悪く、使用できるレジストの種類が制限されると
いう欠点があった。またリフトオフ法を用いるため、メ
タル蒸着やレゾストの条件にきびしい制限があった。ま
たリフトオフ法ではメタルを厚く、できないので、ゲー
ト抵抗が高くなるという欠点があった。
本発明は上記実情に鑑みてなされたもので、従来の技術
ではゲートの位置決めを機械精度に頼っていたのを、そ
れをセルフアライメントで行ない、かつ特性Ｏよいゲー
トの微細）４ターンを形成できるようＫすることにより
、従来の問題点を一掃しようとするものである。
ではゲートの位置決めを機械精度に頼っていたのを、そ
れをセルフアライメントで行ない、かつ特性Ｏよいゲー
トの微細）４ターンを形成できるようＫすることにより
、従来の問題点を一掃しようとするものである。
［発明の構成］
（問題点を解決するための手段と作用）本発明は、
化合物半導体基板上に或る導電型の半導体層を設け、核
層の表面部に凹部を設け、この凹部を含む前記半導体層
上に絶縁膜を設け、異方性ドライエツチングで前記凹部
の側壁のみに前記絶縁膜を残し、該絶縁膜で覆われた凹
部内にｒ−）電極を埋めるように設けて該ゲート電極と
前記半導体層間でショットキー接合を形成してＭＥＳＦ
ＥＴ ！形成すること′ｔ−特徴とする半導体装置の製
造方法である。
層の表面部に凹部を設け、この凹部を含む前記半導体層
上に絶縁膜を設け、異方性ドライエツチングで前記凹部
の側壁のみに前記絶縁膜を残し、該絶縁膜で覆われた凹
部内にｒ−）電極を埋めるように設けて該ゲート電極と
前記半導体層間でショットキー接合を形成してＭＥＳＦ
ＥＴ ！形成すること′ｔ−特徴とする半導体装置の製
造方法である。
即ち本発明は、異方性ドライエツチングで上記凹部の側
壁にのみ絶縁膜を残しくセルフ・アライメント）、この
絶縁膜で覆れ九凹部内に？−）電極を設けるようにする
ことによシ、ソース、ゲート、ドレインの間隔が一定か
つ小にでき、ゲート電極厚を大にでき、特性のよいＭＥ
ＳＦＥＴが得られるようにし友ものである。
壁にのみ絶縁膜を残しくセルフ・アライメント）、この
絶縁膜で覆れ九凹部内に？−）電極を設けるようにする
ことによシ、ソース、ゲート、ドレインの間隔が一定か
つ小にでき、ゲート電極厚を大にでき、特性のよいＭＥ
ＳＦＥＴが得られるようにし友ものである。
（実施例）
以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例全説明する九めの断直図である。図示する
如く半絶縁性ＧａＡｍ基板１１上に、Ｎ型層１２ｆ０．
５μｍエピタキシャル成長させたウェハを用いる。この
ウェハの全面にＡｕＧ・（Ａｕ中にＧ・が５％）ｔ−厚
さｚｏｏｏｌ、その上にＮｉ （Ｐｔでも可）ｔ−３０
０Ｘ設けたオーミックメタル１３（１３１はソース電極
、１３冨はドレイン電極となる）ｔ−被着し、４３０℃
、５分間水素中で熱処理を施こし、ソース、ドレイン間
２．５μｍ抜きのノやターニングを施こし、イオンビー
ムエツチングでオーミックメタル１３とＮ型層１２を、
深さ０．３μｍ位エツチングする。その後グラズマＳｉ
Ｏ□ＨＩ１．１４を１．１μｍ被着し、これ全反応性イ
オンエツチング（異方性ドライエツチング）で、基板面
に対し垂直にエツチングする。これにより、第１図に示
される如く基板１１上の層の凹部の側壁にのみプラズマ
８１０□膜１４が残る。次にゲート部を得るため、スノ
やツタ法によりＴ１２０００Ｘ。
図は同実施例全説明する九めの断直図である。図示する
如く半絶縁性ＧａＡｍ基板１１上に、Ｎ型層１２ｆ０．
５μｍエピタキシャル成長させたウェハを用いる。この
ウェハの全面にＡｕＧ・（Ａｕ中にＧ・が５％）ｔ−厚
さｚｏｏｏｌ、その上にＮｉ （Ｐｔでも可）ｔ−３０
０Ｘ設けたオーミックメタル１３（１３１はソース電極
、１３冨はドレイン電極となる）ｔ−被着し、４３０℃
、５分間水素中で熱処理を施こし、ソース、ドレイン間
２．５μｍ抜きのノやターニングを施こし、イオンビー
ムエツチングでオーミックメタル１３とＮ型層１２を、
深さ０．３μｍ位エツチングする。その後グラズマＳｉ
Ｏ□ＨＩ１．１４を１．１μｍ被着し、これ全反応性イ
オンエツチング（異方性ドライエツチング）で、基板面
に対し垂直にエツチングする。これにより、第１図に示
される如く基板１１上の層の凹部の側壁にのみプラズマ
８１０□膜１４が残る。次にゲート部を得るため、スノ
やツタ法によりＴ１２０００Ｘ。
ｐｔ ｓ ｏ ｏ＾、Ａｕ５０００１の３層メタルをこ
の順に全面に被着し、イオンビームエツチングで、基板
に垂直な方向に対し３０’の角度でエツチングすると、
ゲート部１５のＡｕ 、 Ｐｔのみ残る。このときｒ−
ト部１５以外では、 Ｔｌのエツチングレートが低いの
で、Ｔ１は全面に残っている。そこでこのＴｌｔ−フッ
化アンモニウムでエツチングしてゲート部１５下のみに
Ｔｌｔ−残すと、３層のシ１ットキーゲート電極１５が
形成される。その後ＧａＡｓ基板１１上のＮ層１２の不
要部をメサエッチングして、該８層１２の動作に必要な
部分のみ残し、電極Ｊ ３１ 、１３． 、１５用
のノ９ツドメタルを形成して、 ＧａＡｓ −ＭＥＳＦ
ＥＴ ￥ｉ’得るものである。
の順に全面に被着し、イオンビームエツチングで、基板
に垂直な方向に対し３０’の角度でエツチングすると、
ゲート部１５のＡｕ 、 Ｐｔのみ残る。このときｒ−
ト部１５以外では、 Ｔｌのエツチングレートが低いの
で、Ｔ１は全面に残っている。そこでこのＴｌｔ−フッ
化アンモニウムでエツチングしてゲート部１５下のみに
Ｔｌｔ−残すと、３層のシ１ットキーゲート電極１５が
形成される。その後ＧａＡｓ基板１１上のＮ層１２の不
要部をメサエッチングして、該８層１２の動作に必要な
部分のみ残し、電極Ｊ ３１ 、１３． 、１５用
のノ９ツドメタルを形成して、 ＧａＡｓ −ＭＥＳＦ
ＥＴ ￥ｉ’得るものである。
以上のような方法により、第１図のプラズマ５１０２膜
１４によるセルフアライメントで、ソース、ゲート、ド
レインの間隔Ａ、Ｂ、Ｃが一定となりかつこれら間隔を
短く形成できるので、ソース抵抗、ドレイン抵抗も減ら
すことができ、ＭＥＳＦＥＴの特性が良くなる。また従
来のリフトオフ法を用いた場合より、ゲート電極１５の
厚みを大にできるので、ゲート抵抗を減らすことができ
る。また本発明では微細な加工ができるので、微細ノ４
ターン用の特殊なりソグラフィを用いずに、０．４μｍ
の太さの）ｆ −） ノ４ターンが形成できた。
１４によるセルフアライメントで、ソース、ゲート、ド
レインの間隔Ａ、Ｂ、Ｃが一定となりかつこれら間隔を
短く形成できるので、ソース抵抗、ドレイン抵抗も減ら
すことができ、ＭＥＳＦＥＴの特性が良くなる。また従
来のリフトオフ法を用いた場合より、ゲート電極１５の
厚みを大にできるので、ゲート抵抗を減らすことができ
る。また本発明では微細な加工ができるので、微細ノ４
ターン用の特殊なりソグラフィを用いずに、０．４μｍ
の太さの）ｆ −） ノ４ターンが形成できた。
本方法により、特にソース間隔Ａとゲート間隔Ｂが薄く
形成できたので、高周波測定により１２ＧＨｚで、雑音
指数ＮＦ＝ １．４ ｄＢ、利得Ｇａ＝９ｄＢの値が得
られた。
形成できたので、高周波測定により１２ＧＨｚで、雑音
指数ＮＦ＝ １．４ ｄＢ、利得Ｇａ＝９ｄＢの値が得
られた。
［発明の効果コ
以上説明した如く本発明によれば、ソース、ゲート、ド
レインの間隔が一定かつ小にでき、ゲート電極厚を大に
でき、特性の良いＭＢＳＦＥＴが得られる等の利点が得
られるものである。
レインの間隔が一定かつ小にでき、ゲート電極厚を大に
でき、特性の良いＭＢＳＦＥＴが得られる等の利点が得
られるものである。
第１図は本発明の一実施例の説明図、第２図は従来のＭ
ＥＳＦＥＴ ’ｔ’得るための説明図である。 １１ ＝ ＧａＡｍ基板、１２ ・Ｎ型層、１３−・・
オーミックメタル、１３１・・・ソース電極、１３２・
・・ドレイン電極、１４・・・プラズマＳ１０□膜、１
５・・・シ曹ットキーメタル（ゲート電極）。
ＥＳＦＥＴ ’ｔ’得るための説明図である。 １１ ＝ ＧａＡｍ基板、１２ ・Ｎ型層、１３−・・
オーミックメタル、１３１・・・ソース電極、１３２・
・・ドレイン電極、１４・・・プラズマＳ１０□膜、１
５・・・シ曹ットキーメタル（ゲート電極）。
Claims (2)
- （１）化合物半導体基板上に或る導電型の半導体層を設
け、該層の表面部に凹部を設け、この凹部を含む前記半
導体層上に絶縁膜を設け、異方性ドライエッチングで前
記凹部の側壁のみに前記絶縁膜を残し、該絶縁膜で覆わ
れた凹部内にゲート電極を埋めるように設けて該ゲート
電極と前記半導体層間でショットキー接合を形成してＭ
ＥＳＦＥＴを形成することを特徴とする半導体装置の製
造方法。 - （２）前記ゲート電極は、前記凹部を含む表面部全面に
ショットキーメタルを被着し、前記基板面と垂直な方向
に対し角度をもつ方向からイオンビームを照射して前記
ショットキーメタルをエッチングすることにより形成さ
れる特許請求の範囲第１項に記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275469A JPH07107906B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62275469A JPH07107906B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01117366A true JPH01117366A (ja) | 1989-05-10 |
| JPH07107906B2 JPH07107906B2 (ja) | 1995-11-15 |
Family
ID=17555974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62275469A Expired - Fee Related JPH07107906B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07107906B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007529885A (ja) * | 2004-03-12 | 2007-10-25 | セミサウス ラボラトリーズ， インコーポレーテッド | 自己整列型炭化ケイ素半導体デバイスおよびそのデバイスの作成方法 |
| CN102668089A (zh) * | 2009-12-23 | 2012-09-12 | 英特尔公司 | 用于形成与量子阱晶体管的接触的技术 |
| JP2016134599A (ja) * | 2015-01-22 | 2016-07-25 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251080A (ja) * | 1985-04-27 | 1986-11-08 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
| JPS6254476A (ja) * | 1985-09-02 | 1987-03-10 | Nippon Telegr & Teleph Corp <Ntt> | 横形電界効果トランジスタ及びその製法 |
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
-
1987
- 1987-10-30 JP JP62275469A patent/JPH07107906B2/ja not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61251080A (ja) * | 1985-04-27 | 1986-11-08 | Fujitsu Ltd | 電界効果トランジスタの製造方法 |
| JPS6254476A (ja) * | 1985-09-02 | 1987-03-10 | Nippon Telegr & Teleph Corp <Ntt> | 横形電界効果トランジスタ及びその製法 |
| JPS62169483A (ja) * | 1986-01-22 | 1987-07-25 | Sumitomo Electric Ind Ltd | シヨツトキゲ−ト電界効果トランジスタの構造及び製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007529885A (ja) * | 2004-03-12 | 2007-10-25 | セミサウス ラボラトリーズ， インコーポレーテッド | 自己整列型炭化ケイ素半導体デバイスおよびそのデバイスの作成方法 |
| CN102668089A (zh) * | 2009-12-23 | 2012-09-12 | 英特尔公司 | 用于形成与量子阱晶体管的接触的技术 |
| JP2013513972A (ja) * | 2009-12-23 | 2013-04-22 | インテル コーポレイション | 量子井戸トランジスタへのコンタクトを形成する方法 |
| KR101436818B1 (ko) * | 2009-12-23 | 2014-09-03 | 인텔 코포레이션 | 양자 웰 트랜지스터에 접촉부를 형성하는 기술 |
| JP2015181188A (ja) * | 2009-12-23 | 2015-10-15 | インテル コーポレイション | 量子井戸トランジスタへのコンタクトを形成する方法 |
| CN102668089B (zh) * | 2009-12-23 | 2016-04-20 | 英特尔公司 | 用于形成与量子阱晶体管的接触的技术 |
| US9356099B2 (en) | 2009-12-23 | 2016-05-31 | Intel Corporation | Techniques for forming contacts to quantum well transistors |
| US9704981B2 (en) | 2009-12-23 | 2017-07-11 | Intel Corporation | Techniques for forming contacts to quantum well transistors |
| US10177249B2 (en) | 2009-12-23 | 2019-01-08 | Intel Corporation | Techniques for forming contacts to quantum well transistors |
| JP2016134599A (ja) * | 2015-01-22 | 2016-07-25 | ローム株式会社 | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07107906B2 (ja) | 1995-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |