JPH0115957B2 - - Google Patents
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- JPH0115957B2 JPH0115957B2 JP56158569A JP15856981A JPH0115957B2 JP H0115957 B2 JPH0115957 B2 JP H0115957B2 JP 56158569 A JP56158569 A JP 56158569A JP 15856981 A JP15856981 A JP 15856981A JP H0115957 B2 JPH0115957 B2 JP H0115957B2
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- G—PHYSICS
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- G11C—STATIC STORES
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
本発明は全体としてMOS（金属−酸化物−半導
体）メモリに関するものであり、更に詳しくいえ
ばメモリセルの論理状態を検出するための共用セ
ンス増幅器構造に関するものである。
体）メモリに関するものであり、更に詳しくいえ
ばメモリセルの論理状態を検出するための共用セ
ンス増幅器構造に関するものである。
典型的なMOSメモリにおいては、デジタルデ
ータがメモリセルのマトリツクスに貯えられる。
各セルはそのセルが論理１状態であるか、論理零
状態であるかを示す電荷を貯えるコンデンサを含
む。メモリの各ビツト線にそのようなメモリセル
が多数組合わされる。メモリにはいくつかのダミ
ーセルも含まれる。それらのダミーセルはダミー
コンデンサを有する。それらのダミーコンデンサ
は基準電圧レベルまで予め充電される。アドレス
されているメモリセルの状態を検出するために、
メモリリセルのコンデンサの電荷が第１のビツト
線へ放出され、ダミーセルのコンデンサの電荷が
第２のビツト線に放出される。その結果として２
本のビツト線に生じた電圧の差がセンス増幅器に
より検出され、メモリセルが論理１と論理０のい
ずれの状態にあるかを示すものとして用いられ
る。
ータがメモリセルのマトリツクスに貯えられる。
各セルはそのセルが論理１状態であるか、論理零
状態であるかを示す電荷を貯えるコンデンサを含
む。メモリの各ビツト線にそのようなメモリセル
が多数組合わされる。メモリにはいくつかのダミ
ーセルも含まれる。それらのダミーセルはダミー
コンデンサを有する。それらのダミーコンデンサ
は基準電圧レベルまで予め充電される。アドレス
されているメモリセルの状態を検出するために、
メモリリセルのコンデンサの電荷が第１のビツト
線へ放出され、ダミーセルのコンデンサの電荷が
第２のビツト線に放出される。その結果として２
本のビツト線に生じた電圧の差がセンス増幅器に
より検出され、メモリセルが論理１と論理０のい
ずれの状態にあるかを示すものとして用いられ
る。
先行技術においては、センス増幅器は二対のビ
ツト線の間に配置されてそれらのビツト線に結合
される。また、斜めに向き合つているビツト線、
すなわち、増幅器の一方の側の一対のビツト線か
らのビツト線と、増幅器の他の側の一対のビツト
線からのビツト線との間の電圧差を検出するため
にセンス増幅器は作られる。検出されるビツト線
の一方はアクセスされるメモリセルに通常結合さ
れ、検出されるビツト線の他方はダミーセルに結
合されて、アクセスされるメモリセルに関連する
論理レベルを表す状態にセンス増幅器を保持でき
る。センス増幅器の一方の側のビツト線は入力／
出力バス線に通常結合されるから、それらのビツ
ト線はセンス増幅器の保持されている状態を入
力／出力バス線に結合するための導電路として用
いられる。センス増幅器の保持されている状態を
容易に読取るためのこの構造が前記した構成した
主な理由である。
ツト線の間に配置されてそれらのビツト線に結合
される。また、斜めに向き合つているビツト線、
すなわち、増幅器の一方の側の一対のビツト線か
らのビツト線と、増幅器の他の側の一対のビツト
線からのビツト線との間の電圧差を検出するため
にセンス増幅器は作られる。検出されるビツト線
の一方はアクセスされるメモリセルに通常結合さ
れ、検出されるビツト線の他方はダミーセルに結
合されて、アクセスされるメモリセルに関連する
論理レベルを表す状態にセンス増幅器を保持でき
る。センス増幅器の一方の側のビツト線は入力／
出力バス線に通常結合されるから、それらのビツ
ト線はセンス増幅器の保持されている状態を入
力／出力バス線に結合するための導電路として用
いられる。センス増幅器の保持されている状態を
容易に読取るためのこの構造が前記した構成した
主な理由である。
上記の構造の問題は、ビツト線およびそれに斜
めに向き合うビツト線（両者が共に検出される）
が互いに物理的に接近していないことである。し
たがつて、検出された一方のビツト線に影響を与
えるノイズは、他方の検出されたビツト線には同
じようには影響しない。その結果、検出されたビ
ツト線におけるノイズの差のために、アクセスさ
れたメモリセルの電圧レベルをセンス増幅器が正
しく検出することができなくなる。
めに向き合うビツト線（両者が共に検出される）
が互いに物理的に接近していないことである。し
たがつて、検出された一方のビツト線に影響を与
えるノイズは、他方の検出されたビツト線には同
じようには影響しない。その結果、検出されたビ
ツト線におけるノイズの差のために、アクセスさ
れたメモリセルの電圧レベルをセンス増幅器が正
しく検出することができなくなる。
このような理由から、ビツト線におけるノイズ
が増大するにつれて、従来のセンス増幅器の構造
は信頼度がますます低くなる。
が増大するにつれて、従来のセンス増幅器の構造
は信頼度がますます低くなる。
本発明の全体的な目的はMOSメモリ用の改良
したセンス増幅器構造を得ることである。
したセンス増幅器構造を得ることである。
本発明の別の目的は、共通モードノイズ除去性
能が高く、センス増幅器の保持されている状態を
入力／出力バス線により同時に読出すことができ
るようにする共用センス増幅器構造を得ることで
ある。
能が高く、センス増幅器の保持されている状態を
入力／出力バス線により同時に読出すことができ
るようにする共用センス増幅器構造を得ることで
ある。
以下、図面を参照して本発明を詳細に説明す
る。
る。
まず、センス増幅器の構成の好適な実施例を含
むダイナミツクMOSメモリの代表的な部分が示
されている第１図を参照する。図示の部分は四対
のビツト線Ａ−Ｂ，Ｃ−Ｄ，Ｅ−Ｆ，Ｇ−Ｈを有
する。ビツト線対Ａ−Ｂは分離トランジスタ１
０，１２を介してセンス増幅器１４に結合され
る。ビツト線対Ｃ−Ｄは分離トランジスタ１６，
１８を介してセンス増幅器１４へ結合される。ビ
ツト線対Ｅ−Ｆ，Ｇ−Ｈも別のセンス増幅器２０
へ同様に接続される。これによりいわゆる「多重
化された折り返えしビツト線センス線共用」構造
が構成され、センス増幅器１４はデコーダ回路に
よりビツト線ＡとＢおよびＣとＤに存在する電位
を検出するようにされる。後で更に詳しく説明す
るように、各ビツト線対の一方のビツト線（たと
えばＡ）がアドレスされたメモリセルに関連する
コンデンサに結合されて、ビツト線とそのコンデ
ンサの間で電荷の転送が行われるようになつてい
る。ビツト線対の他のビツト線（たとえばＢ）は
ダミー・セル・コンデンサにより誘起させられた
基準電圧を伝える。センス増幅器はビツト線Ａと
Ｂの間の電圧差を検出し、その差を表す状態に保
持する。したがつて、センス増幅器の保持された
状態はアドレスされたメモリセルの論理レベルを
表す。その後で、デコーダ回路がビツト線Ａ，Ｂ
上のデータをビツト線Ｃ，Ｄを介して入力／出力
（Ｉ／Ｏおよび）バス線１７，１９へ結合
できるようにする。この構成の利点は、ビツト線
Ａにより運ばれるノイズが、ビツト線ＡとＢが互
いに物理的に接近しているために、ビツト線Ｂに
よつても運ばれることである。したがつて、良い
共通モード・ノイズ除去が存在する。
むダイナミツクMOSメモリの代表的な部分が示
されている第１図を参照する。図示の部分は四対
のビツト線Ａ−Ｂ，Ｃ−Ｄ，Ｅ−Ｆ，Ｇ−Ｈを有
する。ビツト線対Ａ−Ｂは分離トランジスタ１
０，１２を介してセンス増幅器１４に結合され
る。ビツト線対Ｃ−Ｄは分離トランジスタ１６，
１８を介してセンス増幅器１４へ結合される。ビ
ツト線対Ｅ−Ｆ，Ｇ−Ｈも別のセンス増幅器２０
へ同様に接続される。これによりいわゆる「多重
化された折り返えしビツト線センス線共用」構造
が構成され、センス増幅器１４はデコーダ回路に
よりビツト線ＡとＢおよびＣとＤに存在する電位
を検出するようにされる。後で更に詳しく説明す
るように、各ビツト線対の一方のビツト線（たと
えばＡ）がアドレスされたメモリセルに関連する
コンデンサに結合されて、ビツト線とそのコンデ
ンサの間で電荷の転送が行われるようになつてい
る。ビツト線対の他のビツト線（たとえばＢ）は
ダミー・セル・コンデンサにより誘起させられた
基準電圧を伝える。センス増幅器はビツト線Ａと
Ｂの間の電圧差を検出し、その差を表す状態に保
持する。したがつて、センス増幅器の保持された
状態はアドレスされたメモリセルの論理レベルを
表す。その後で、デコーダ回路がビツト線Ａ，Ｂ
上のデータをビツト線Ｃ，Ｄを介して入力／出力
（Ｉ／Ｏおよび）バス線１７，１９へ結合
できるようにする。この構成の利点は、ビツト線
Ａにより運ばれるノイズが、ビツト線ＡとＢが互
いに物理的に接近しているために、ビツト線Ｂに
よつても運ばれることである。したがつて、良い
共通モード・ノイズ除去が存在する。
上記の構成は、センス増幅器が対角線上で向き
合うビツト線ＡとＤまたはＢとＣの間の電圧差を
検出するようになつている先行技術とは対照的で
ある。たとえば、ビツト線Ａ，Ｂを検出するため
にトランジスタ１０，１８がターンオンされる。
ビツト線Ａ上の電圧がビツト線Ｄ上の電圧より高
いとすると、センス増幅器１４はビツト線Ｄを低
レベルへ引き下げる状態に保持する。ビツト線Ｄ
はトランジスタCDを介してバス１９へ結
合されているから、センス増幅器の状態を容易に
確かめることができる。したがつて、ビツト線Ｄ
は増幅器１４の状態を検出するための経路とな
る。ビツト線Ｂ，Ｃも同様にして用いられる。
合うビツト線ＡとＤまたはＢとＣの間の電圧差を
検出するようになつている先行技術とは対照的で
ある。たとえば、ビツト線Ａ，Ｂを検出するため
にトランジスタ１０，１８がターンオンされる。
ビツト線Ａ上の電圧がビツト線Ｄ上の電圧より高
いとすると、センス増幅器１４はビツト線Ｄを低
レベルへ引き下げる状態に保持する。ビツト線Ｄ
はトランジスタCDを介してバス１９へ結
合されているから、センス増幅器の状態を容易に
確かめることができる。したがつて、ビツト線Ｄ
は増幅器１４の状態を検出するための経路とな
る。ビツト線Ｂ，Ｃも同様にして用いられる。
従来のセンス増幅器の構成はセンス増幅器を
Ｉ／Ｏバスとバスへ結合するための好都合
な経路を構成するが、ノイズに対しては望ましく
ないほど敏感である。ビツト線ＡとＢ、ＣとＤは
通常互いに物理的に接近している。しかし、メモ
リチツプ上ではビツト線ＡとＤ（およびＢとＣ）
は互いに物理的に隔てられている。したがつて、
ビツト線Ａに影響を及ぼすノイズは、同じように
ビツト線Ｄに影響を及ぼすことはおそらくない。
従来のセンス増幅器の構成は種々の量のノイズを
有するビツト線を検出するから、ノイズによりひ
き起される誤差を生じがちである。このセンス増
幅器構成はチツプ上で互いに物理的に接近してい
るビツト線を検出するから、ノイズの問題は小さ
くされる。更に、後で説明するスイツチ回路によ
り、センス増幅器の状態をＩ／Ｏバスとバ
スへ便利に転送させることができる。
Ｉ／Ｏバスとバスへ結合するための好都合
な経路を構成するが、ノイズに対しては望ましく
ないほど敏感である。ビツト線ＡとＢ、ＣとＤは
通常互いに物理的に接近している。しかし、メモ
リチツプ上ではビツト線ＡとＤ（およびＢとＣ）
は互いに物理的に隔てられている。したがつて、
ビツト線Ａに影響を及ぼすノイズは、同じように
ビツト線Ｄに影響を及ぼすことはおそらくない。
従来のセンス増幅器の構成は種々の量のノイズを
有するビツト線を検出するから、ノイズによりひ
き起される誤差を生じがちである。このセンス増
幅器構成はチツプ上で互いに物理的に接近してい
るビツト線を検出するから、ノイズの問題は小さ
くされる。更に、後で説明するスイツチ回路によ
り、センス増幅器の状態をＩ／Ｏバスとバ
スへ便利に転送させることができる。
センス増幅器１４において更に詳しく説明す
る。このセンス増幅器１４は電圧回路点２１，２
３を有するフリツプフロツプとして相互に接続さ
れるトランジスタ２２，２４を含む。図示のよう
に、トランジスタ１０の端子１０ａはトランジス
タ２２のドレインとトランジスタ２４のゲートへ
結合される。トランジスタ１２の端子１２ａはト
ランジスタ２４のドレインとトランジスタ２２の
ゲートに結合される。センス増幅器は保持トラン
ジスタ２５へ結合され、このトランジスタ２５の
ゲートはクロツク信号φSDにより駆動される。
る。このセンス増幅器１４は電圧回路点２１，２
３を有するフリツプフロツプとして相互に接続さ
れるトランジスタ２２，２４を含む。図示のよう
に、トランジスタ１０の端子１０ａはトランジス
タ２２のドレインとトランジスタ２４のゲートへ
結合される。トランジスタ１２の端子１２ａはト
ランジスタ２４のドレインとトランジスタ２２の
ゲートに結合される。センス増幅器は保持トラン
ジスタ２５へ結合され、このトランジスタ２５の
ゲートはクロツク信号φSDにより駆動される。
ビツト線Ｃ，Ｄはトランジスタ１６，１８をそ
れぞれ介してセンス増幅器１４へ結合される。図
示のように、トランジスタ１６の端子１６ａはト
ランジスタ２２のドレインとトランジスタ２４の
ゲートへ結合される。また、トランジスタ１８の
端子１８ａはトランジスタ２４のドレインとトラ
ンジスタ２２のゲートへ結合される。このような
構成から、トランジスタ対１０と１２または１６
と１８をターンオンさせて、センス増幅器１４を
ビツト線ＡとＢまたはＣとＤへ結合させることが
できる。
れぞれ介してセンス増幅器１４へ結合される。図
示のように、トランジスタ１６の端子１６ａはト
ランジスタ２２のドレインとトランジスタ２４の
ゲートへ結合される。また、トランジスタ１８の
端子１８ａはトランジスタ２４のドレインとトラ
ンジスタ２２のゲートへ結合される。このような
構成から、トランジスタ対１０と１２または１６
と１８をターンオンさせて、センス増幅器１４を
ビツト線ＡとＢまたはＣとＤへ結合させることが
できる。
メモリセルの一例Ｍ１がアクセスのためにビツ
ト線Ａに結合されている様子が示されている。こ
のメモリセルＭ１はトランジスタ２６とメモリセ
ルコンデンサCmを含む。このコンデンサはメモ
リセルＭ１の論理状態を示す電荷を従来どおり貯
える。トランジスタ２６をターンオンすることに
よりコンデンサCmをビツト線Ａに結合するよう
にメモリセルＭ１がアドレスされると、語線２８
が高レベル状態に駆動される。メモリセルＭ１に
類似する別のメモリセル３０にもビツト線Ａが組
合わされ、それぞれの語線によりアドレスされた
時にビツト線Ａに結合させることができる。同様
に、メモリセル群３２，３４，３６にビツト線
Ｂ，Ｃ，Ｄがそれぞれ組合わされ、それぞれの語
線によりアドレスされた時に関連するビツト線に
選択的に結合できる。
ト線Ａに結合されている様子が示されている。こ
のメモリセルＭ１はトランジスタ２６とメモリセ
ルコンデンサCmを含む。このコンデンサはメモ
リセルＭ１の論理状態を示す電荷を従来どおり貯
える。トランジスタ２６をターンオンすることに
よりコンデンサCmをビツト線Ａに結合するよう
にメモリセルＭ１がアドレスされると、語線２８
が高レベル状態に駆動される。メモリセルＭ１に
類似する別のメモリセル３０にもビツト線Ａが組
合わされ、それぞれの語線によりアドレスされた
時にビツト線Ａに結合させることができる。同様
に、メモリセル群３２，３４，３６にビツト線
Ｂ，Ｃ，Ｄがそれぞれ組合わされ、それぞれの語
線によりアドレスされた時に関連するビツト線に
選択的に結合できる。
別のメモリセル群（図示せず）に組合わされて
いるビツト線Ｅ，Ｆはトランジスタ３８，４０を
それぞれ介してセンス増幅器２０へ結合される。
ビツト線Ｇ，Ｈも他のメモリセル群（図示せず）
に結合されて、トランジスタ４２，４４をそれぞ
れ介してセンス増幅器２０へ結合される。各メモ
リセル群は、メモリセルＭ１に類似していて、同
様のやり方でアドレスされるセルを含む。センス
増幅器２０はセンス増幅器１４と同様に動作し
て、ビツト線ＥとＦの間またはビツト線ＧとＨの
間の電圧差を検出する。ビツト線ＥとＦ、ＧとＨ
の間いずれの電圧差を検出するかは、トランジス
タ３８と４０または４２と４４のいずれがターン
オンされるかに関係する。
いるビツト線Ｅ，Ｆはトランジスタ３８，４０を
それぞれ介してセンス増幅器２０へ結合される。
ビツト線Ｇ，Ｈも他のメモリセル群（図示せず）
に結合されて、トランジスタ４２，４４をそれぞ
れ介してセンス増幅器２０へ結合される。各メモ
リセル群は、メモリセルＭ１に類似していて、同
様のやり方でアドレスされるセルを含む。センス
増幅器２０はセンス増幅器１４と同様に動作し
て、ビツト線ＥとＦの間またはビツト線ＧとＨの
間の電圧差を検出する。ビツト線ＥとＦ、ＧとＨ
の間いずれの電圧差を検出するかは、トランジス
タ３８と４０または４２と４４のいずれがターン
オンされるかに関係する。
メモリセルＭ１がアドレスされると、そのメモ
リコンデンサCMがトランジスタ２６を介してビ
ツト線Ａに結合される。したがつて、コンデンサ
CMとビツト線Ａの間で電荷の移動が起り、それ
によりそのビツト線の電圧レベルが変化する。ビ
ツト線Ｂ上の電圧は、ビツト線Ｂと別のビツト線
（たとえばＦ）に結合され、ているダミーセルＤ
１により変えられる。ダミーセルＤ１にはダミー
セル・コンデンサCDが含まれる。このダミーセ
ル・コンデンサCDの容量はダミーセル・コンデ
ンサCMの容量になるべく同じにする。ダミーセ
ル・コンデンサCDは基準電圧レベル（たとえば
０ボルト）まで予め充電される。ダミー語線（図
示せず）上の信号に応答して、ダミーセル・コン
デンサはビツト線Ｂ，Ｆに結合されて、コンデン
サCDとそれが接続されているビツト線の間でほ
ぼ等しい電荷が送られるようにする。したがつ
て、ダミー・コンデンサCDに貯えられている電
荷が両方のビツト線に分割されてビツト線の電圧
を変える。それから、ビツト線Ａの電圧が、セン
ス増幅１４においてビツト線Ｂの電圧と比較さ
れ、メモリセルＭ１の論理状態を決定する。
リコンデンサCMがトランジスタ２６を介してビ
ツト線Ａに結合される。したがつて、コンデンサ
CMとビツト線Ａの間で電荷の移動が起り、それ
によりそのビツト線の電圧レベルが変化する。ビ
ツト線Ｂ上の電圧は、ビツト線Ｂと別のビツト線
（たとえばＦ）に結合され、ているダミーセルＤ
１により変えられる。ダミーセルＤ１にはダミー
セル・コンデンサCDが含まれる。このダミーセ
ル・コンデンサCDの容量はダミーセル・コンデ
ンサCMの容量になるべく同じにする。ダミーセ
ル・コンデンサCDは基準電圧レベル（たとえば
０ボルト）まで予め充電される。ダミー語線（図
示せず）上の信号に応答して、ダミーセル・コン
デンサはビツト線Ｂ，Ｆに結合されて、コンデン
サCDとそれが接続されているビツト線の間でほ
ぼ等しい電荷が送られるようにする。したがつ
て、ダミー・コンデンサCDに貯えられている電
荷が両方のビツト線に分割されてビツト線の電圧
を変える。それから、ビツト線Ａの電圧が、セン
ス増幅１４においてビツト線Ｂの電圧と比較さ
れ、メモリセルＭ１の論理状態を決定する。
ダミーセルＤ１に類似するダミーセルＤ２がビ
ツト線ＡとＥの間に結合される。同様に、類似す
るダミーセルＤ３，Ｄ４がビツト線ＤとＨ、Ｃと
Ｇの間にそれぞれ結合される。ダミーセルＤ２〜
Ｄ４はダミーセルＤ１と同様に動作して、それら
のダミーセルが結合されているビツト線の電圧を
変化する。
ツト線ＡとＥの間に結合される。同様に、類似す
るダミーセルＤ３，Ｄ４がビツト線ＤとＨ、Ｃと
Ｇの間にそれぞれ結合される。ダミーセルＤ２〜
Ｄ４はダミーセルＤ１と同様に動作して、それら
のダミーセルが結合されているビツト線の電圧を
変化する。
ダミーセルとメモリセルの構造は本発明の構成
部分ではない。両方の種類のダミーセルは通常の
ものを用いることができるが、ダミーセルは、
1980年10月６日付の米国特許出願第194614号に開
示されているダミーセルをなるべく用いるように
する。
部分ではない。両方の種類のダミーセルは通常の
ものを用いることができるが、ダミーセルは、
1980年10月６日付の米国特許出願第194614号に開
示されているダミーセルをなるべく用いるように
する。
ビツト線Ｃ，Ｄ，Ｇ，ＨはトランジスタCT，
DT，GT，HTをそれぞれ介してＩ／Ｏバス線また
はＩ／Ｏバス線へ結合される。後で説明するよう
にして、選択されたビツト線対（たとえばＡと
Ｂ）の電圧がセンス増幅器により検出されて、そ
れらのトランジスタ（たとえばCT，DT）を介し
てバス線へ送られる。
DT，GT，HTをそれぞれ介してＩ／Ｏバス線また
はＩ／Ｏバス線へ結合される。後で説明するよう
にして、選択されたビツト線対（たとえばＡと
Ｂ）の電圧がセンス増幅器により検出されて、そ
れらのトランジスタ（たとえばCT，DT）を介し
てバス線へ送られる。
一対のビツト線を選択するために、クロツク信
号φRPLが発生されて線６０を介してトランジスタ
１０，１２，３８，４０のゲートに結合される。
また、別のクロツク信号φRPRが発生されて線６２
を介してトランジスタ１６，１８，４２，４４の
ゲートに与えられる。ビツト線対ＡとＢ、ＥとＦ
をセンス増幅器１４，２０により検出するものと
すると、クロツク信号φRPRが低レベルにされ、ク
ロツク信号φRPLが電圧Vccより高いレベルに浮動
させられる。したがつて、トランジスタ１０，１
２がターンオンされてビツト線Ａ，Ｂをセンス増
幅器１４に結合し、トランジスタ３８，４０がタ
ーンオンしてビツト線Ｅ，Ｆをセンス増幅器２０
に結合する。それと同時に、トランジスタ１６，
１８，４２，４４が非導通状態に保たれてビツト
線Ｃ，Ｄ，Ｇ，Ｈをセンス増幅器１４，２０から
切り離す。検出動作のより詳しい説明は後で行
う。
号φRPLが発生されて線６０を介してトランジスタ
１０，１２，３８，４０のゲートに結合される。
また、別のクロツク信号φRPRが発生されて線６２
を介してトランジスタ１６，１８，４２，４４の
ゲートに与えられる。ビツト線対ＡとＢ、ＥとＦ
をセンス増幅器１４，２０により検出するものと
すると、クロツク信号φRPRが低レベルにされ、ク
ロツク信号φRPLが電圧Vccより高いレベルに浮動
させられる。したがつて、トランジスタ１０，１
２がターンオンされてビツト線Ａ，Ｂをセンス増
幅器１４に結合し、トランジスタ３８，４０がタ
ーンオンしてビツト線Ｅ，Ｆをセンス増幅器２０
に結合する。それと同時に、トランジスタ１６，
１８，４２，４４が非導通状態に保たれてビツト
線Ｃ，Ｄ，Ｇ，Ｈをセンス増幅器１４，２０から
切り離す。検出動作のより詳しい説明は後で行
う。
線６０上のクロツク信号φRPLは回路６４により
発生される。回路６４は回路点７２にともに結合
されているトランジスタ６６，６８とコンデンサ
７０を含む。トランジスタ６８のゲートはクロツ
ク信号φLにより駆動され、コンデンサ７０はク
ロツク信号φSDを回路点７２に結合する。スイツ
チ７４は回路点７２を選択的に接地するために閉
じられる。
発生される。回路６４は回路点７２にともに結合
されているトランジスタ６６，６８とコンデンサ
７０を含む。トランジスタ６８のゲートはクロツ
ク信号φLにより駆動され、コンデンサ７０はク
ロツク信号φSDを回路点７２に結合する。スイツ
チ７４は回路点７２を選択的に接地するために閉
じられる。
同様にして、線６２上のクロツク信号φRPRが、
回路点８４に結合されているトランジスタ７８，
８０とコンデンサ８２を含む回路７６により発生
される。トランジスタ８０のゲートにはクロツク
信号φLが与えられ、コンデンサ８２はクロツク
信号φSDを回路点８４に結合する。また、回路点
８４を選択的に接地するためのスイツチ８６が含
まれる。
回路点８４に結合されているトランジスタ７８，
８０とコンデンサ８２を含む回路７６により発生
される。トランジスタ８０のゲートにはクロツク
信号φLが与えられ、コンデンサ８２はクロツク
信号φSDを回路点８４に結合する。また、回路点
８４を選択的に接地するためのスイツチ８６が含
まれる。
回路６４，７６は線６０ａ，６２ａをそれぞれ
介してスイツチ９０に結合される。また、線６０
ｂ，６２ｂが回路６４，７６をスイツチ９２，９
４へ結合する。線９６はスイツチ９２，９４を回
路点９８へ結合する。この回路点９６へは線１０
２上の信号φRPRがコンデンサ１００を介して結合
される。
介してスイツチ９０に結合される。また、線６０
ｂ，６２ｂが回路６４，７６をスイツチ９２，９
４へ結合する。線９６はスイツチ９２，９４を回
路点９８へ結合する。この回路点９６へは線１０
２上の信号φRPRがコンデンサ１００を介して結合
される。
ビツト線Ａ，Ｂを検出するために下記のような
動作が行われる。この動作の説明に際しては、第
１図に示す実施例に与えられる種々のクロツク入
力のタイミング波形図が示されている第３図を参
照する。線６０，６２が9Vに予め充電されてお
り、信号Ａ７（最上位の行アドレス）が論理状態
３を登録しており、かつスイツチ７４，９４が閉
じられていると仮定する。スイツチ７４，９４が
閉じられる前は信号φRPKは5Vの高レベルにあり、
線９６が5Vに予め充電されている。スイツチ７
４，９４が閉じられた時刻t1に信号φRPKは0Vにな
る。信号φRPKの5V降下が線９６，６２に結合さ
れて、線６２の電圧を予め充電されていた9Vレ
ベルから0Vへ引下げる。
動作が行われる。この動作の説明に際しては、第
１図に示す実施例に与えられる種々のクロツク入
力のタイミング波形図が示されている第３図を参
照する。線６０，６２が9Vに予め充電されてお
り、信号Ａ７（最上位の行アドレス）が論理状態
３を登録しており、かつスイツチ７４，９４が閉
じられていると仮定する。スイツチ７４，９４が
閉じられる前は信号φRPKは5Vの高レベルにあり、
線９６が5Vに予め充電されている。スイツチ７
４，９４が閉じられた時刻t1に信号φRPKは0Vにな
る。信号φRPKの5V降下が線９６，６２に結合さ
れて、線６２の電圧を予め充電されていた9Vレ
ベルから0Vへ引下げる。
回路点７２，８４が信号φLの以前のサイクル
により5Vまで予め充電されている。スイツチ７
４が閉じられると回路点７２が接地されるから、
トランジスタ６６は非導通状態に保たれる。した
がつて、線６０上の高レベル電圧は乱されない。
スイツチ８６は開かれたままであるから、回路点
６０は5Vレベルに保たれ、トランジスタ７８が
ターンオンして線６２上の電圧を5Vマイナス1V
（この実施例におけるしきい値電圧）または4Vに
クランプする。したがつて、トランジスタ１６，
１８はターンオフされ、線６０上の9Vレベルが
トランジスタ１０，１２を導通状態に保つて、ビ
ツト線Ａ，Ｂをセンス増幅器１４へ結合する。
により5Vまで予め充電されている。スイツチ７
４が閉じられると回路点７２が接地されるから、
トランジスタ６６は非導通状態に保たれる。した
がつて、線６０上の高レベル電圧は乱されない。
スイツチ８６は開かれたままであるから、回路点
６０は5Vレベルに保たれ、トランジスタ７８が
ターンオンして線６２上の電圧を5Vマイナス1V
（この実施例におけるしきい値電圧）または4Vに
クランプする。したがつて、トランジスタ１６，
１８はターンオフされ、線６０上の9Vレベルが
トランジスタ１０，１２を導通状態に保つて、ビ
ツト線Ａ，Ｂをセンス増幅器１４へ結合する。
ビツト線も5Vに予め充電されている。しかし、
メモリセルがビツト線Ａ，Ｂに結合されると、ビ
ツト線Ａ上の電圧が4.8Vまで降下し、ビツト線
Ｂ上の電圧が4.9Vまで降下する。次に、時刻t2に
5Vまで上昇する信号φSDによりセンス増幅器１
４，２０が動作させられる。その結果、保持トラ
ンジスタ２５がターンオンして、保持トランジス
タ１４が回路点２１上の電圧を0Vに保持するこ
とと、回路点２３上の電圧を約4Vにすることも
可能にする。線６２上の電圧4Vがトランジスタ
１６，１８のゲートに加えられているから、回路
点２３上の5V電圧はビツト線Ｄ上の予め充電さ
れている5Vの電圧レベルを乱すことはない。し
たがつて、線Ｄ上の5V電圧はバス線１９
へ連続して与えられる。一方、回路点２１上の
0V電圧がトランジスタ１６をターンオンする。
そうするとトランジスタ１６は0Vレベルをビツ
ト線Ｃを介してＩ／Ｏバス線１７に結合する。
メモリセルがビツト線Ａ，Ｂに結合されると、ビ
ツト線Ａ上の電圧が4.8Vまで降下し、ビツト線
Ｂ上の電圧が4.9Vまで降下する。次に、時刻t2に
5Vまで上昇する信号φSDによりセンス増幅器１
４，２０が動作させられる。その結果、保持トラ
ンジスタ２５がターンオンして、保持トランジス
タ１４が回路点２１上の電圧を0Vに保持するこ
とと、回路点２３上の電圧を約4Vにすることも
可能にする。線６２上の電圧4Vがトランジスタ
１６，１８のゲートに加えられているから、回路
点２３上の5V電圧はビツト線Ｄ上の予め充電さ
れている5Vの電圧レベルを乱すことはない。し
たがつて、線Ｄ上の5V電圧はバス線１９
へ連続して与えられる。一方、回路点２１上の
0V電圧がトランジスタ１６をターンオンする。
そうするとトランジスタ１６は0Vレベルをビツ
ト線Ｃを介してＩ／Ｏバス線１７に結合する。
信号φSDの5V上昇はコンデンサ７０，８２を介
して回路点７２，８４へも与えられる。しかし、
回路点７２は閉じられているスイツチ７４により
依然として接地されているから、回路点７２は
5V上昇を受けても何の影響も受けない。しかし、
回路点８４上の電圧は約7Vまで上昇させられる。
その結果、トランジスタ７８の導通度は更に高く
なつて、線６２上の電圧を5Vまで引き上げる。
このためにトランジスタ１６の導通度を更に高く
してセンス増幅器の読取り速度を向上させ、それ
により回路点２１上の0VをＩ／Ｏバス線１７へ
もつと容易に結合できるようにする。更に、トラ
ンジスタ７８の導通度が更に高くなると、線６２
上の信号φRPRが約5Vに連続して保たれる。この
ことは重要である。というのは、信号φRPRが5V
レベルに実際に保たれないとすると、ビツト線Ｃ
またはＤ上の低レベル信号がトランジスタ１６ま
たは１８のゲート・ソース間容量を介して線６２
へ容量結合される。
して回路点７２，８４へも与えられる。しかし、
回路点７２は閉じられているスイツチ７４により
依然として接地されているから、回路点７２は
5V上昇を受けても何の影響も受けない。しかし、
回路点８４上の電圧は約7Vまで上昇させられる。
その結果、トランジスタ７８の導通度は更に高く
なつて、線６２上の電圧を5Vまで引き上げる。
このためにトランジスタ１６の導通度を更に高く
してセンス増幅器の読取り速度を向上させ、それ
により回路点２１上の0VをＩ／Ｏバス線１７へ
もつと容易に結合できるようにする。更に、トラ
ンジスタ７８の導通度が更に高くなると、線６２
上の信号φRPRが約5Vに連続して保たれる。この
ことは重要である。というのは、信号φRPRが5V
レベルに実際に保たれないとすると、ビツト線Ｃ
またはＤ上の低レベル信号がトランジスタ１６ま
たは１８のゲート・ソース間容量を介して線６２
へ容量結合される。
ビツト線ＡとＢの間の電圧差がＩ／Ｏバス線１
７とおよびバス線１９に読出されてから、
このメモリセルは次のようにしてリフレツシユさ
れる。回路７６中のスイツチ８６が閉じて回路点
８４を接地し、トランジスタ７８をターンオフす
る。したがつて、線６２上の信号φRPRはそのクラ
ンプされている5Vレベルから自由にされる。そ
うすると、線１０２上の信号φRPKが時刻t3で高レ
ベルになる。それと同時に、スイツチ９０が閉じ
られて線６０上の信号φRPLを線６２上の信号φRPR
に短絡させる。センス増幅器１４，２０が電圧差
を既に検出していたとすると、トランジスタ１
０，１２，３８，４０によりビツト線Ａ，Ｂ，
Ｅ，Ｆ上の低レベル電圧へ容量結合されている結
果として、線６０上信号φRPLは9Vから約7Vまで
引下げられる。したがつて、信号φRPL（7Vであ
る）とφRPR（5Vである）がスイツチ９０により短
絡され、信号φRPKが高レベルになつたとすると、
信号φRPLとφRPRがまず6Vへ向つてドライブされ、
それから7Vまで上昇させられて全ての分離トラ
ンジスタをターンオンする。その結果、センス増
幅器はビツト線Ａをビツト線Ｃへ、ビツト線Ｂを
ビツト線Ｄへそれぞれ結合する。
７とおよびバス線１９に読出されてから、
このメモリセルは次のようにしてリフレツシユさ
れる。回路７６中のスイツチ８６が閉じて回路点
８４を接地し、トランジスタ７８をターンオフす
る。したがつて、線６２上の信号φRPRはそのクラ
ンプされている5Vレベルから自由にされる。そ
うすると、線１０２上の信号φRPKが時刻t3で高レ
ベルになる。それと同時に、スイツチ９０が閉じ
られて線６０上の信号φRPLを線６２上の信号φRPR
に短絡させる。センス増幅器１４，２０が電圧差
を既に検出していたとすると、トランジスタ１
０，１２，３８，４０によりビツト線Ａ，Ｂ，
Ｅ，Ｆ上の低レベル電圧へ容量結合されている結
果として、線６０上信号φRPLは9Vから約7Vまで
引下げられる。したがつて、信号φRPL（7Vであ
る）とφRPR（5Vである）がスイツチ９０により短
絡され、信号φRPKが高レベルになつたとすると、
信号φRPLとφRPRがまず6Vへ向つてドライブされ、
それから7Vまで上昇させられて全ての分離トラ
ンジスタをターンオンする。その結果、センス増
幅器はビツト線Ａをビツト線Ｃへ、ビツト線Ｂを
ビツト線Ｄへそれぞれ結合する。
論理１がメモリセル・コンデンサCm中に存在
しているとすると、ビツト線Ａに結合されてアク
セスされているメモリセルＭ１に貯えられている
論理１をセンス増幅器１４が検出している結果と
して、ビツト線Ａ上の電圧は4Vに低下すること
になる。しかし、トランジスタ１８が非導通状態
のままであるから、ビツト線Ｃ上の電圧は5Vに
保たれる。したがつて、ビツト線ＡとＣがセンス
増幅器１４により結合されると、ビツト線Ａ，Ｃ
のビツト線容量が共用されて、両方のビツト線上
の電圧は4.5Vになる。したがつて、ビツト線Ａ
上の4.5V電圧がアクセスされているメモリセ
ル・コンデンサCmをリフレツシユするように、
語線２８は図示していない回路により高レベル電
圧に保たれる。語線２８上の電圧が低レベルにな
つてからスイツチ９２，９４が開かれ、全てのビ
ツト線は図示していない回路により5Vレベルに
まで予め充電される。また、ビツト線が5Vまで
予め充電されると、全ての分離トランジスタを通
じての容量結合により、信号φRPLとφRPRが9Vまで
上昇させられる。
しているとすると、ビツト線Ａに結合されてアク
セスされているメモリセルＭ１に貯えられている
論理１をセンス増幅器１４が検出している結果と
して、ビツト線Ａ上の電圧は4Vに低下すること
になる。しかし、トランジスタ１８が非導通状態
のままであるから、ビツト線Ｃ上の電圧は5Vに
保たれる。したがつて、ビツト線ＡとＣがセンス
増幅器１４により結合されると、ビツト線Ａ，Ｃ
のビツト線容量が共用されて、両方のビツト線上
の電圧は4.5Vになる。したがつて、ビツト線Ａ
上の4.5V電圧がアクセスされているメモリセ
ル・コンデンサCmをリフレツシユするように、
語線２８は図示していない回路により高レベル電
圧に保たれる。語線２８上の電圧が低レベルにな
つてからスイツチ９２，９４が開かれ、全てのビ
ツト線は図示していない回路により5Vレベルに
まで予め充電される。また、ビツト線が5Vまで
予め充電されると、全ての分離トランジスタを通
じての容量結合により、信号φRPLとφRPRが9Vまで
上昇させられる。
第２図は線６２上の信号φRPRを調整するための
より詳しい回路１０４の回路図である。この回路
と同一の回路（図示せず）が線６０上の信号φRPL
を制御する。また、信号φRPRとφRPLに共通なエレ
メントのより詳細な回路１０６も示されている。
第１図のスイツチ９４は第２図ではトランジスタ
９４ａで示されており、このスイツチング・トラ
ンジスタ９４ａはトランジスタ１０８，１１０，
１１２，１１４，１１６，１１８，１２０，１２
２，１２４，１２６，１３６，１３８で構成され
ている回路により制御される。第１図のスイツチ
８６はトランジスタ８６ａ，８６ｂと第２図の関
連回路により構成される。
より詳しい回路１０４の回路図である。この回路
と同一の回路（図示せず）が線６０上の信号φRPL
を制御する。また、信号φRPRとφRPLに共通なエレ
メントのより詳細な回路１０６も示されている。
第１図のスイツチ９４は第２図ではトランジスタ
９４ａで示されており、このスイツチング・トラ
ンジスタ９４ａはトランジスタ１０８，１１０，
１１２，１１４，１１６，１１８，１２０，１２
２，１２４，１２６，１３６，１３８で構成され
ている回路により制御される。第１図のスイツチ
８６はトランジスタ８６ａ，８６ｂと第２図の関
連回路により構成される。
トランジスタ９４ａを制御する回路について説
明する。トランジスタ１０８，１１０は回路点１
２８に高レベルと低レベルの信号を交互に発生す
るプツシユープル・ドライバとして構成される。
クロツク信号φPRS，φXIがトランジスタ１０８，
１１０のゲートへそれぞれ互えられる。回路点１
２８上の信号はトランジスタ１１２のゲートへ与
えられる。回路点１３０に高レベルと低レベルの
信号を交互に発生する別のプツシユープル・ドラ
イバを形成するように、トランジスタ１１２がト
ランジスタ１１４に結合される。クロツク信号
φAOR，φPRSがトランジスタ１１２の端子１１２と
トランジスタ１１４のゲートへそれぞれ入力とし
て与えられる。
明する。トランジスタ１０８，１１０は回路点１
２８に高レベルと低レベルの信号を交互に発生す
るプツシユープル・ドライバとして構成される。
クロツク信号φPRS，φXIがトランジスタ１０８，
１１０のゲートへそれぞれ互えられる。回路点１
２８上の信号はトランジスタ１１２のゲートへ与
えられる。回路点１３０に高レベルと低レベルの
信号を交互に発生する別のプツシユープル・ドラ
イバを形成するように、トランジスタ１１２がト
ランジスタ１１４に結合される。クロツク信号
φAOR，φPRSがトランジスタ１１２の端子１１２と
トランジスタ１１４のゲートへそれぞれ入力とし
て与えられる。
回路点１３０上の信号がコンデンサ１３２によ
り回路点１３２に結合される。この回路点１３２
は線１３４によりトランジスタ９４のゲートへ結
合される。一対のトランジスタ１３６，１３８
も、回路点１３２とトランジスタ９４ａのゲート
の間の線１３４に結合され、クロツク信号φRPS，
φLがトランジスタ１３６，１３８のゲートへ入
力として与えられる。トランジスタ９４ａの制御
回路を完結するために、回路点１３２に結合され
ているトランジスタ１１８を駆動する一対のプツ
シユープル・ドライバがトランジスタ１２０と１
２４と１２６により構成される。回路点１４０に
出力信号を発生させるために、クロツク信号φPRS
と行アドレスＡ７からの信号がプツシユープル・
トランジスタ１２４，１２６のゲートへそれぞれ
与えられる。前記出力信号はトランジスタ１２０
のゲートに与えられる。行アドレスＡ７からの信
号はトランジスタ１２２のゲートへ与えられ、ク
ロツク信号φAORがトランジスタ１２０のソースへ
与えられる。プツシユープル・トランジスタ１２
０，１２２が回路点１４２に信号を生ずる。この
信号は回路点１４４を介してトランジスタ１１８
ａゲートへ与えられ、トランジスタ１１８の端子
１１８ａが回路点１３２へ結合される。
り回路点１３２に結合される。この回路点１３２
は線１３４によりトランジスタ９４のゲートへ結
合される。一対のトランジスタ１３６，１３８
も、回路点１３２とトランジスタ９４ａのゲート
の間の線１３４に結合され、クロツク信号φRPS，
φLがトランジスタ１３６，１３８のゲートへ入
力として与えられる。トランジスタ９４ａの制御
回路を完結するために、回路点１３２に結合され
ているトランジスタ１１８を駆動する一対のプツ
シユープル・ドライバがトランジスタ１２０と１
２４と１２６により構成される。回路点１４０に
出力信号を発生させるために、クロツク信号φPRS
と行アドレスＡ７からの信号がプツシユープル・
トランジスタ１２４，１２６のゲートへそれぞれ
与えられる。前記出力信号はトランジスタ１２０
のゲートに与えられる。行アドレスＡ７からの信
号はトランジスタ１２２のゲートへ与えられ、ク
ロツク信号φAORがトランジスタ１２０のソースへ
与えられる。プツシユープル・トランジスタ１２
０，１２２が回路点１４２に信号を生ずる。この
信号は回路点１４４を介してトランジスタ１１８
ａゲートへ与えられ、トランジスタ１１８の端子
１１８ａが回路点１３２へ結合される。
トランジスタ９４ａは前記制御回路により次の
ようにしてターンオンされる。予備充電中は信号
φPRSは高レベルである。したがつて、トランジス
タ１０８，１２４がターンオンされて回路点１２
８，１４０の信号を4Vまで引きあげる。また、
トランジスタ１１４がターンオンして回路１３０
の信号をアース電位に保つ。時刻t4に行アドレス
Ａ７が論理１状態に達すると、トランジスタ１２
６がターンオンする。その結果、回路点１４０の
信号がアース電位へ引きさげられる。それと同時
に、行アドレスＡ７がトランジスタ１２２をター
ンオンする。それにより回路点１４２の信号がア
ース電位に保たれる。時刻t5に信号φAORが高レベ
ルになつても、回路点１４０の信号が低レベルで
あるためにトランジスタ１２０が依然として非導
通状態であるから、回路点１４２の信号は低レベ
ルのままである。しかし、トランジスタ１１２が
ターンオンされているから回路点１３０の信号は
高レベルになる。回路点１３０における信号の正
への移行がコンデンサ１１６を介して回路点１３
２へ結合され、それにより回路点１３２の信号を
引きあげる。回路点１３２における高レベル信号
は線１３４を介してトランジスタ９４ａのゲート
へ結合され、そのためにトランジスタ９４ａはタ
ーンオンされる。
ようにしてターンオンされる。予備充電中は信号
φPRSは高レベルである。したがつて、トランジス
タ１０８，１２４がターンオンされて回路点１２
８，１４０の信号を4Vまで引きあげる。また、
トランジスタ１１４がターンオンして回路１３０
の信号をアース電位に保つ。時刻t4に行アドレス
Ａ７が論理１状態に達すると、トランジスタ１２
６がターンオンする。その結果、回路点１４０の
信号がアース電位へ引きさげられる。それと同時
に、行アドレスＡ７がトランジスタ１２２をター
ンオンする。それにより回路点１４２の信号がア
ース電位に保たれる。時刻t5に信号φAORが高レベ
ルになつても、回路点１４０の信号が低レベルで
あるためにトランジスタ１２０が依然として非導
通状態であるから、回路点１４２の信号は低レベ
ルのままである。しかし、トランジスタ１１２が
ターンオンされているから回路点１３０の信号は
高レベルになる。回路点１３０における信号の正
への移行がコンデンサ１１６を介して回路点１３
２へ結合され、それにより回路点１３２の信号を
引きあげる。回路点１３２における高レベル信号
は線１３４を介してトランジスタ９４ａのゲート
へ結合され、そのためにトランジスタ９４ａはタ
ーンオンされる。
第１図のスイツチ７４の詳しい回路は第２図に
は示されていない。しかし、スイツチ７４の回路
はスイツチ８６の回路と全く同じである。第２図
において、スイツチ８６はトランジスタ８６ａ，
８６ｂと関連する回路により構成される。トラン
ジスタ８６ｂのゲートは回路点１４４へ結合さ
れ、トランジスタ８６ｂの端子８６bbは回路点
１４６へ結合される。トランジスタ８６ａのゲー
トが一対のプツシユープル・トランジスタ１４
８，１５０に結合される。トランジスタ１４８の
ゲートへはクロツク信号φKIが与えられ、トラン
ジスタ１５０のゲートへクロツク信号φPRSが与え
られる。トランジスタ１４８が回路点１５２にお
いてトランジスタ１５０へ結合され、回路点１５
２はトランジスタ８６ａのゲートへ接続される。
トランジスタ８６ａは回路点１５４を介してトラ
ンジスタ１５６へ結合される。回路点１５４も回
路点１４６へ結合される。トランジスタ１５６の
ゲートへはクロツク信号φPRSが与えられる。
は示されていない。しかし、スイツチ７４の回路
はスイツチ８６の回路と全く同じである。第２図
において、スイツチ８６はトランジスタ８６ａ，
８６ｂと関連する回路により構成される。トラン
ジスタ８６ｂのゲートは回路点１４４へ結合さ
れ、トランジスタ８６ｂの端子８６bbは回路点
１４６へ結合される。トランジスタ８６ａのゲー
トが一対のプツシユープル・トランジスタ１４
８，１５０に結合される。トランジスタ１４８の
ゲートへはクロツク信号φKIが与えられ、トラン
ジスタ１５０のゲートへクロツク信号φPRSが与え
られる。トランジスタ１４８が回路点１５２にお
いてトランジスタ１５０へ結合され、回路点１５
２はトランジスタ８６ａのゲートへ接続される。
トランジスタ８６ａは回路点１５４を介してトラ
ンジスタ１５６へ結合される。回路点１５４も回
路点１４６へ結合される。トランジスタ１５６の
ゲートへはクロツク信号φPRSが与えられる。
第１図に示されている実施例と全く同様に、ト
ランジスタ８０は回路点８４でトランジスタ８２
に結合され、トランジスタ８０のゲートへはクロ
ツク信号φLが与えられる。また、トランジスタ
８４はトランジスタ７８へ結合され、トランジス
タ７８は線８２へ接続される。しかし、コンデン
サ１５８がトランジスタ８０のゲートと回路点１
４６の間に接続されているから、トランジスタ８
０のゲートに与えられた信号φLは回路点１４６
へも与えられる。また、コンデンサ７９が線６２
を介してトランジスタ７８へ結合される。
ランジスタ８０は回路点８４でトランジスタ８２
に結合され、トランジスタ８０のゲートへはクロ
ツク信号φLが与えられる。また、トランジスタ
８４はトランジスタ７８へ結合され、トランジス
タ７８は線８２へ接続される。しかし、コンデン
サ１５８がトランジスタ８０のゲートと回路点１
４６の間に接続されているから、トランジスタ８
０のゲートに与えられた信号φLは回路点１４６
へも与えられる。また、コンデンサ７９が線６２
を介してトランジスタ７８へ結合される。
前記したように、スイツチ７４を表すトランジ
スタは第２図には示していないが、スイツチ８６
を表すトランジスタ８６ａ，８６ｂと関連回路は
スイツチ７４を表す回路と全く同じである。した
がつて、説明のために、スイツチ７４のためのト
ランジスタがトランジスタ８６ａ，８６ｂである
と仮定する。また、トランジスタ１２２，１２６
のゲートへの入力はA7でなくて7であると仮定
する。したがつて、入力7は論理０状態である。
信号φAORが時刻t5で上昇すると、回路点１４２，
１４４における信号はトランジスタ１２０により
引きあげられてトランジスタ８６ｂをターンオン
する。その結果、回路点８４における信号はアー
スレベルに引きさげられる。そうするとクロツク
信号φSDのレベルが時刻t2で上昇する。この上昇
はコンデンサ８２を介して回路点８４へ伝えられ
る。しかし、トランジスタ８６ｂが導通状態にな
つているから回路点８４は低レベルのままであ
る。線６２における信号φRPRによりトランジスタ
８６ｂはターンオフされる。したがつて、クロツ
ク信号φSDのレベルが時刻t2で上昇すると、回路
点８４へ約7Vの電圧が結合される。その結果、
センス増幅器が保持されている間に信号φRPRが
5Vにクランプされる。
スタは第２図には示していないが、スイツチ８６
を表すトランジスタ８６ａ，８６ｂと関連回路は
スイツチ７４を表す回路と全く同じである。した
がつて、説明のために、スイツチ７４のためのト
ランジスタがトランジスタ８６ａ，８６ｂである
と仮定する。また、トランジスタ１２２，１２６
のゲートへの入力はA7でなくて7であると仮定
する。したがつて、入力7は論理０状態である。
信号φAORが時刻t5で上昇すると、回路点１４２，
１４４における信号はトランジスタ１２０により
引きあげられてトランジスタ８６ｂをターンオン
する。その結果、回路点８４における信号はアー
スレベルに引きさげられる。そうするとクロツク
信号φSDのレベルが時刻t2で上昇する。この上昇
はコンデンサ８２を介して回路点８４へ伝えられ
る。しかし、トランジスタ８６ｂが導通状態にな
つているから回路点８４は低レベルのままであ
る。線６２における信号φRPRによりトランジスタ
８６ｂはターンオフされる。したがつて、クロツ
ク信号φSDのレベルが時刻t2で上昇すると、回路
点８４へ約7Vの電圧が結合される。その結果、
センス増幅器が保持されている間に信号φRPRが
5Vにクランプされる。
信号φKIが時刻t6で上昇すると（第３図）スイ
ツチ８６が閉じられてトランジスタ１４８をター
ンオンして、回路点１５２のレベルを引きあげて
トランジスタ８６ａをターンオンする。その結
果、回路点８４上の信号がアースレベルに引き下
げられる。回路点１５２上の信号はトランジスタ
１５０を介して伝えられたクロツク信号φPRSによ
り低レベルにされていることに注意すべきであ
る。
ツチ８６が閉じられてトランジスタ１４８をター
ンオンして、回路点１５２のレベルを引きあげて
トランジスタ８６ａをターンオンする。その結
果、回路点８４上の信号がアースレベルに引き下
げられる。回路点１５２上の信号はトランジスタ
１５０を介して伝えられたクロツク信号φPRSによ
り低レベルにされていることに注意すべきであ
る。
第１図のスイツチ９０は第２図ではトランジス
タ９０ａと関連回路により示されている。トラン
ジスタ９０ａのドレインとソースが線６０ａと６
２ａにそれぞれ接続される。トランジスタ９０ａ
のゲートと回路点１６２へはコンデンサ１６０に
より線１０２上のクロツク信号φRPKが容量結合さ
れる。この信号はコンデンサ１００により回路点
９８へも結合される。この回路点９８は線９６を
介してトランジスタ９４ａへ結合されるととも
に、クロツク信号φLによりドライブされている
トランジスタ９９へ結合される。
タ９０ａと関連回路により示されている。トラン
ジスタ９０ａのドレインとソースが線６０ａと６
２ａにそれぞれ接続される。トランジスタ９０ａ
のゲートと回路点１６２へはコンデンサ１６０に
より線１０２上のクロツク信号φRPKが容量結合さ
れる。この信号はコンデンサ１００により回路点
９８へも結合される。この回路点９８は線９６を
介してトランジスタ９４ａへ結合されるととも
に、クロツク信号φLによりドライブされている
トランジスタ９９へ結合される。
回路点１６２はプツシユープル・トランジスタ
１６４，１６６へ結合される。トランジスタ１６
６の端子１６６ｂへクロツク信号φXIが結合され、
このトランジスタ１６６のゲートへ信号φAORが与
えられる。トランジスタ１６２のゲートはコンデ
ンサ１７０とトランジスタ１７２，１７４に結合
されている回路点１６８上の信号によりドライブ
される。コンデンサ１７０は回路点１６８へ信号
φSDを容量結合する。トランジスタ１７２のゲー
トへ信号φPRSが与えられ、トランジスタ１７４の
ゲートへは回路点１７６の信号が与えられる。こ
の信号はプツシユープル・トランジスタ１７８，
１８０により発生される。トランジスタ１８０も
回路点１７６へ結合される。トランジスタ１７８
のゲートへは信号φKIが与えられ、トランジスタ
１８０のゲートへは信号φPRSが与えられる。
１６４，１６６へ結合される。トランジスタ１６
６の端子１６６ｂへクロツク信号φXIが結合され、
このトランジスタ１６６のゲートへ信号φAORが与
えられる。トランジスタ１６２のゲートはコンデ
ンサ１７０とトランジスタ１７２，１７４に結合
されている回路点１６８上の信号によりドライブ
される。コンデンサ１７０は回路点１６８へ信号
φSDを容量結合する。トランジスタ１７２のゲー
トへ信号φPRSが与えられ、トランジスタ１７４の
ゲートへは回路点１７６の信号が与えられる。こ
の信号はプツシユープル・トランジスタ１７８，
１８０により発生される。トランジスタ１８０も
回路点１７６へ結合される。トランジスタ１７８
のゲートへは信号φKIが与えられ、トランジスタ
１８０のゲートへは信号φPRSが与えられる。
トランジスタ９０ａをターンオンするために、
回路点１６８上の信号のレベルが信号φPRSにより
4Vまで上昇させられて、トランジスタ１７２を
ターンオンする。その後の時刻t2に信号φSDが高
レベルとなり、この高レベル信号はコンデンサ１
７０を介して回路点１６８へ結合される。その結
果、回路点１６８の信号が7Vまで上昇させられ
る。したがつて、トランジスタ１６４がターンオ
ンされて回路点１６２の信号を5Vレベルまで引
きあげる。時刻t3に信号φRPKが高レベルになる
と、その信号はコンデンサ１６０により容量結合
されて、トランジスタ９０ａのゲートに与えられ
る信号を上昇させる。したがつて、トランジスタ
９０ａがターンオンして線６０と６２を互いに短
絡する。その後で、それらの線の信号は6Vへ向
つて上昇する。回路点１６８上の信号がアースレ
ベルに引きさげられてトランジスタ１６４を非導
通状態に保ち、一方、トランジスタ９０ａのゲー
ト信号が上昇させられてトランジスタ１６４を介
して行われるVccへの充電が行われなくなること
を防ぐ。これを行うために、信号φKIがトランジ
スタ１７８をターンオンして回路点１７６上の信
号を上昇させ、したがつてトランジスタ１７４を
ターンオンして回路点１６８上の信号のレベルを
引きさげる。
回路点１６８上の信号のレベルが信号φPRSにより
4Vまで上昇させられて、トランジスタ１７２を
ターンオンする。その後の時刻t2に信号φSDが高
レベルとなり、この高レベル信号はコンデンサ１
７０を介して回路点１６８へ結合される。その結
果、回路点１６８の信号が7Vまで上昇させられ
る。したがつて、トランジスタ１６４がターンオ
ンされて回路点１６２の信号を5Vレベルまで引
きあげる。時刻t3に信号φRPKが高レベルになる
と、その信号はコンデンサ１６０により容量結合
されて、トランジスタ９０ａのゲートに与えられ
る信号を上昇させる。したがつて、トランジスタ
９０ａがターンオンして線６０と６２を互いに短
絡する。その後で、それらの線の信号は6Vへ向
つて上昇する。回路点１６８上の信号がアースレ
ベルに引きさげられてトランジスタ１６４を非導
通状態に保ち、一方、トランジスタ９０ａのゲー
ト信号が上昇させられてトランジスタ１６４を介
して行われるVccへの充電が行われなくなること
を防ぐ。これを行うために、信号φKIがトランジ
スタ１７８をターンオンして回路点１７６上の信
号を上昇させ、したがつてトランジスタ１７４を
ターンオンして回路点１６８上の信号のレベルを
引きさげる。
信号φRPKの低レベルから高レベルへの移行はコ
ンデンサ１００と回路点９８を介してトランジス
タ９４ａへも与えられて、短絡されている線６０
と６２上の信号を7Vまでドライブする。これに
よりメモリセル・コンデンサCmを前記したよう
にしてリフレツシユできる。そうするとビツト線
が5Vまで充電され、そのために線６０，６２上
の信号が9Vまで更にドライブされる。その後で、
前記検出動作を行う用意ができる。
ンデンサ１００と回路点９８を介してトランジス
タ９４ａへも与えられて、短絡されている線６０
と６２上の信号を7Vまでドライブする。これに
よりメモリセル・コンデンサCmを前記したよう
にしてリフレツシユできる。そうするとビツト線
が5Vまで充電され、そのために線６０，６２上
の信号が9Vまで更にドライブされる。その後で、
前記検出動作を行う用意ができる。
第１図は本発明のセンス増幅器構造の回路図、
第２図は第１図に示す回路の一部の詳細な回路
図、第３図は本発明の好適な実施例の動作の理解
を助ける種々のタイミング波形図である。 １４，２０……センス増幅器、１７，１９……
入力／出力バス線、２８……語線、Ａ−Ｂ，Ｃ−
Ｄ，Ｅ−Ｆ，Ｇ−Ｈ……ビツト線対、Ｄ１〜Ｄ４
……ダミーセル、Ｍ１……メモリセル。
第２図は第１図に示す回路の一部の詳細な回路
図、第３図は本発明の好適な実施例の動作の理解
を助ける種々のタイミング波形図である。 １４，２０……センス増幅器、１７，１９……
入力／出力バス線、２８……語線、Ａ−Ｂ，Ｃ−
Ｄ，Ｅ−Ｆ，Ｇ−Ｈ……ビツト線対、Ｄ１〜Ｄ４
……ダミーセル、Ｍ１……メモリセル。
Claims (1)
- 【特許請求の範囲】 １ 各メモリーセルが、メモリーセルの論理状態
を表すように充電されるメモリーセルコンデンサ
を有し、分離トランジスタが組合わされた複数の
ビツト線および特定のメモリーセルをアクセスす
るための語線を有し、かつアクセスされたメモリ
ーセルの論理状態を読取るための複数の入力／出
力バス線を持つた複数のメモリーセルを有する
MOSメモリーセルであつて、アクセスされたメ
モリーセルの状態を検知するための折返しビツト
線共有センス増幅器をそなえたMOSメモリーセ
ルにおいて、 第１および第２の分離トランジスタを介して第
１および第２のビツト線Ａ，Ｃの間に配されてこ
れらビツト線に接続され、かつ第３および第４の
分離トランジスタを介して第３および第４のビツ
ト線Ｂ，Ｄの間に配されてこれらビツト線に接続
された共有センス増幅器であつて、前記第１およ
び第３のビツト線が互いに隣接し、また前記第２
および第４のビツト線が互いに隣接してなり、前
記第３のビツト線Ｂは前記第１のビツト線が組合
わされたメモリーセルＭ１を読取るとき使用され
るように組合わされるダミーセルＤ１を有し、前
記バス線は前記センス増幅器の一方のみに配され
て前記第２および第４のビツト線に接続されてな
り、入力／出力バス線の一対のみに信号を与える
ようにした共有センス増幅器と、 前記第１および第３の分離トランジスタを選択
的に動作させて前記第１および第３のビツト線、
そして前記アクセスされたメモリーセルおよび前
記ダミーセルを前記共有センス増幅器に接続する
デコーデイング手段と、 前記第１のビツト線と前記第３のビツト線の間
の電圧差を示す状態に前記共有センス増幅器をラ
ツチ動作させる手段とをそなえ、 前記電圧の差は前記アクセスされたメモリーセ
ルの論理状態を表し、 前記デコーデイング手段は前記第２および前記
第４の分離トランジスタを選択的に条件付けして
前記アクセスされたメモリーセルが前記入力／出
力バス線と前記共有センス増幅器との間に位置し
ているか、あるいは前記共有センス増幅器が前記
アクセスされたメモリーセルと前記入力／出力バ
スとの間に位置して前記アクセスされた電圧状態
を読み取るようになつているかに拘らず、前記第
２および第４のビツト線を介して前記入力／出力
バス線の一対に前記共有センス増幅器の前記ラツ
チされた状態を結合し、 前記アクセスされたメモリが前記第１又は第３
のビツト線Ａ，Ｂに組合わされた時、前記デコー
ド手段は前記第２及び第４の分離トランジスタ１
６，１８の制御電極に電圧を印加して前記第２及
び第４の分離トランジスタをターンオフすること
により、前記第２及び第４のビツト線Ｃ，Ｄを前
記共有センス増幅器から分離し、かつ前記第２及
び第４のビツト線Ｃ，Ｄは前記第２及び第４の分
離トランジスタの制御電極の電圧より高レベルに
プリチヤージされ、前記共有センス増幅器がデー
タをラツチした時、この共有センス増幅器は前記
第２及び第４の分離トランジスタの前記制御電極
とは別の電極１６ａ，１８ａに電圧を印加し、そ
の際前記第２及び第４の分離トランジスタの一方
にはその制御電極に前記デコード手段から印加さ
れている電圧よりも低い電圧が前記共有センス増
幅器から印加され、それにより前記一方の分離ト
ランジスタは自動的にターンオンして前記共有セ
ンス増幅器からの前記低い電圧を対応する前記入
力／出力バス線へ結合し、かつ前記第２及び第４
の分離トランジスタの他方は前記プリチヤージさ
れた高レベルの電圧が対応する前記入力／出力バ
ス線に与えられる状態を維持し、 前記アクセスされたメモリが前記第２又は第４
のビツト線Ｃ，Ｄに組合わされた時、前記デコー
ド手段は前記第２及び第４の分離トランジスタを
選択的に駆動して前記第２及び第４のビツト線を
前記共有センス増幅器に結合し、それにより前記
データは前記共有センス増幅器にラツチされ、か
つこのラツチされたデータは前記第２及び第４の
分離トランジスタを介して前記一対の入力／出力
バス線に結合される、 ことを特徴とするMOSメモリー。 ２ 特許請求の範囲第１項に記載のMOSメモリ
ーであつて、前記デコーデイング手段６４，７６
は、前記センス増幅器により更に検出するため
に、アクセスされたメモリセルのメモリセル・コ
ンデンサ（Cm）を更新するように、アドレスさ
れたメモリＭ１の電圧状態が入力／出力バス線１
７，１９により読み取られた後で、前記ビツト線
Ａ，Ｂ；Ｅ，Ｆ上の電圧を所定のレベルまで駆動
することを特徴とするMOSメモリー。 ３ 特許請求の範囲の第１項に記載のMOSメモ
リーであつて、前記デコーデイング手段６４，７
６は、前記第１と第３の分離トランジスタ１０，
１２；３８，４０に結合される第１の導電線６０
と、前記第２と第４の分離トランジスタ１６，１
８；４２，４４に結合される第２の導電線６２
と、前記第１の導電線６０へ与える第１のクロツ
ク信号を発生する要素６４と、前記第２の導電線
６２へ与える第２のクロツク信号を発生する要素
７６と、前記第１と第２の導電線へ結合され、前
記第１のクロツク信号を選択的に高レベルに駆動
して前記第１と第３の分離トランジスタ１０，１
２；３８，４０をターンオンし、かつ前記第２の
クロツク信号を比較的低いレベルに駆動して、前
記第２と第４のビツト線Ｃ，Ｄ；Ｇ，Ｈ上の電圧
を前記センス増幅器１４，２０が検出することを
禁止するスイツチング要素７４，８６，９０，９
２，９４とを備え、それにより前記共用センス増
幅器がアドレスされているメモリセルの状態を検
出できるようにすることを特徴とするMOSメモ
リー。 ４ 特許請求の範囲の第１項に記載のMOSメモ
リーであつて、前記スイツチング要素は、前記第
１の回路点６０ａにおいて前記第１のクロツク信
号発生要素６４と前記第１の導電線６０へ結合さ
れる第１のスイツチ９２と、第２の回路点６２ａ
において前記第２のクロツク信号発生要素７６と
前記第２の導電線６２に結合される第２のスイツ
チ９４と、前記第１のクロツク信号発生要素６４
を接地する第３のスイツチ７４と、前記第２のク
ロツク信号発生要素７６を接地する第４のスイツ
チ８６と、前記第１の回路点６０ａを前記第２の
回路点６２ａへ選択的に短絡する第５のスイツチ
９０とを含み、前記第１と第２のスイツチ９２，
９４は第３の回路点９８にいつしよに結合され、
その第３の回路点９８にはそれを充電する第３の
クロツク信号が容量結合されることを特徴とする
MOSメモリー。 ５ 特許請求の範囲の第３項に記載のMOSメモ
リーであつて、前記ラツチ手段１４，２０は保持
クロツク信号により駆動され、前記第１と第２の
各クロツク信号発生要素６４，７６は第１のクロ
ツク発生トランジスタ６６，７８と、第２のクロ
ツク発生トランジスタ６８，８０と、この第２の
クロツク発生トランジスタ６８，８０のドレイン
を前記第１のクロツク発生トランジスタ６６，７
８のゲートに結合するクロツク発生回路点７２，
８４とを含み前記第２のクロツク発生トランジス
タのゲート６８，８０は第４のクロツク信号によ
り駆動され、前記クロツク発生回路点７２，８４
へは前記保持クロツク信号が容量結合され、前記
第１と第２の各発生要素６４，７６は前記クロツ
ク発生回路点７２，８４を介して前記第３と第４
のスイツチ７４，８６へそれぞれ結合され、前記
第１と第２の発生要素６４，７６は前記第１のク
ロツク発生トランジスタ６６，７８を介して前記
第１と第２の導電線６０，６２へそれぞれ結合さ
れることを特徴とするMOSメモリー。 ６ 特許請求の範囲の第４項に記載のMOSメモ
リーであつて、前記第１のスイツチ９２は第１の
スイツチ・トランジスタと、この第１のスイツ
チ・トランジスタを選択的にターンオンするため
の第１の駆動要素とを含み、前記第２のスイツチ
９４は第２のスイツチ・トランジスタ９４ａと、
この第２のスイツチ・トランジスタを選択的にタ
ーンオンするための第２の駆動要素１０８，１１
０，１１２，１１４，１１６，１１８，１２０，
１２２，１２４，１２６，１３６，１３８とを含
み、それら第１と第２の駆動要素は、前記第１と
第２のスイツチ・トランジスタが交互にターンオ
ンされるように、相補行アドレス論理状態７，
Ａ７を受けることを特徴とするMOSメモリー。 ７ 特許請求の範囲の第４項に記載のMOSメモ
リーであつて、前記第５のスイツチ９０は、ター
ンオンするために第３のクロツク信号へ容量結合
される第３のスイツチ・トランジスタ９０ａと、
この第３のスイツチ・トランジスタのゲート上の
電荷を増すようにその電荷を選択的に駆動する第
３の駆動要素１０６とを含むことを特徴とする
MOSメモリー。 ８ 特許請求の範囲の第６項に記載のMOSメモ
リーであつて、前記第１と第２の各駆動要素は第
４の回路点１２８に信号を発生するために第５と
第６のクロツク信号を受ける第１のプツシユープ
ル・ドライバ１０８，１１０と、第５の回路点１
３０に信号を発生するために第７のクロツク信号
と前記第５のクロツク信号および前記第４の回路
点１２８上の信号を受ける第２のプツシユープ
ル・ドライバ１１２，１１４と、第７の回路点１
４０に信号を発生するために前記第５のクロツク
信号と行アドレス信号Ａ７を受ける第３のプツシ
ユープル・ドライバ１２４，１２６と、第８の回
路点１４４に信号を発生するために前記第７の回
路点１４０からの信号と前記行アドレス信号Ａ７
を受ける第４のプツシユープル・ドライバ１２
０，１２２とを含み、前記第５の回路点１３０上
の信号は第６の回路点１３２へ容量結合され、前
記第８の回路点１４４上の信号は第１のトランジ
スタ要素１１８を介して前記第６の回路点１３２
へ結合され、前記第６の回路点１３２上の信号は
第１のリード１３４に結合され、この第１のリー
ドは第２と第３のトランジスタ要素１３６，１３
８へ結合され、前記第２のトランジスタ要素１３
６は前記第５のクロツク信号により駆動され、前
記第３のトランジスタ要素１３８は前記第４のク
ロツク信号により駆動され、前記第１と第２のド
ライバ１０８，１１０；１１２，１１４は前記第
１のリード１３４を介して前記第１と第２のスイ
ツチ・トランジスタ９４ａにそれぞれ結合される
ことを特徴とするMOSメモリー。 ９ 特許請求の範囲の第８項に記載のMOSメモ
リーであつて、前記第３と第４の各スイツチ７
４，８６は一対のスイツチ・トランジスタ８６
ａ，８６ｂを含み、このスイツチ・トランジスタ
対の一方のトランジスタ８６ｂのゲートは前記第
８の回路点１４４へ結合され、前記一方のトラン
ジスタの第１の端子は接地され、前記一方のトラ
ンジスタの第２の端子は第９の回路点１４６へ結
合され、前記スイツチ・トランジスタ対の他方の
トランジスタ８６ａのゲートは第５のプツシユー
プル・ドライバー１４８，１５０に結合され、前
記他方のトランジスタの第１の端子は接地され、
前記他方のトランジスタの第２の端子は第10の回
路点１５４へ結合され、前記第５のドライバ１４
８，１５０は第８のクロツク信号と前記第５のク
ロツク信号を受けて前記他方のトランジスタ８６
ａのゲートへ与える信号を発生し、前記第10の回
路点１５４は前記第９の回路点１４６と第４のト
ランジスタ要素１５６に結合され、この第４のト
ランジスタ要素１５６は前記第５のクロツク信号
により駆動され、前記第４のクロツク信号は前記
第９の回路点１４６へ容量結合され、前記第３と
第４のスイツチ７４，８６は前記第１と第２のク
ロツク要素６４，７６へ前記第９の回路点１４６
を介してそれぞれ結合されることを特徴とする
MOSメモリー。 １０ 特許請求の範囲の第７項に記載のMOSメ
モリーであつて、前記第３の駆動要素は第６のプ
ツシユープル・ドライバ１７８，１８０と、第７
のプツシユープル・ドライバ１７２，１７４と、
第８のプツシユープル・ドライバ１６４，１６６
とを含み、前記第６のプツシユープル・ドライバ
１７８，１８０は前記第５と第８のクロツク信号
を受けて第１のドライバ信号を発生し、前記第７
のプツシユープル・ドイバ１７２，１７４は前記
第５のクロツク信号と前記第１のドライバ信号を
受け、かつ前記保持クロツク信号に容量結合され
て第２のドライバ信号を発生し、前記第８のプツ
シユープル・ドライバ１６４，１６６は前記第６
のクロツク信号と、前記第７のクロツク信号と、
前記第２のドライバ信号を受けて第３のドライバ
信号を発生し、この第３のドライバ信号は前記第
３のスイツチ・トランジスタ９０ａのゲートへ与
えられ、この第３のスイツチ・トランジスタのゲ
ートへは前記第３のクロツク信号も容量結合され
ることを特徴とするMOSメモリー。 １１ 特許請求の範囲第１項記載のMOSメモリ
ーであつて、前記アクセスされたメモリセルが前
記第１または第３のビツト線に組み合わされ、前
記第２および第４の分離トランジスタは前記共有
センス増幅器から前記第２および第４のビツト線
を分離するような状態とされ、これによりデータ
がラツチされて前記第２および第４の分離トラン
ジスタの少くとも一方をターンオンし前記第２お
よび第４のビツト線を介して前記一対の入力／出
力バス線に前記データを結合するとき前記第２お
よび第４の分離トランジスタは前記共有センス増
幅器で生じた電圧に応答するようにしたMOSメ
モリー。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/195,728 US4351034A (en) | 1980-10-10 | 1980-10-10 | Folded bit line-shared sense amplifiers |
Publications (2)
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