JPH01159889A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH01159889A JPH01159889A JP62316204A JP31620487A JPH01159889A JP H01159889 A JPH01159889 A JP H01159889A JP 62316204 A JP62316204 A JP 62316204A JP 31620487 A JP31620487 A JP 31620487A JP H01159889 A JPH01159889 A JP H01159889A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- word line
- memory cell
- circuit
- sense amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＩ） ＲＡ Ｍにおいて、メモリセル信号の増
幅時間を短縮するのに好適な回路方式に関する。
幅時間を短縮するのに好適な回路方式に関する。
従来のＤＲＡＭは、ワード線、データ線、ワード線とデ
ータ線の交点に設けたメモリセル、ワード線を選択する
Ｘデコーダ、メモリセル信号を増幅するセンスアンプ、
データ線を選択するＹデコーダから成るメモリアレーと
このメモリアレーの動作を制御する周辺回路により構成
されている。
ータ線の交点に設けたメモリセル、ワード線を選択する
Ｘデコーダ、メモリセル信号を増幅するセンスアンプ、
データ線を選択するＹデコーダから成るメモリアレーと
このメモリアレーの動作を制御する周辺回路により構成
されている。
周辺回路は主にインバータの縦続接続構成となっており
、これにより予成のクロック信号を作る。
、これにより予成のクロック信号を作る。
クロック信号はメモリアレーに入力され、その動作を制
御する。メモリアレーと周辺回路の回路構成が異なるた
め、これらの回路の動作速度のプロセス加工バラツキや
電源電圧変動依存性は異なる。
御する。メモリアレーと周辺回路の回路構成が異なるた
め、これらの回路の動作速度のプロセス加工バラツキや
電源電圧変動依存性は異なる。
したがって、メモリを確実に動作させるためにクロッ９
４３号は、実際のメモリアレーの動作に対して、ある程
度時間的に余裕（タイミングマージン）をもってメモリ
アレーに入力する必要があった。
４３号は、実際のメモリアレーの動作に対して、ある程
度時間的に余裕（タイミングマージン）をもってメモリ
アレーに入力する必要があった。
このタイミングマージンはアクセス時間を遅くする、特
にワード線電圧が立上った後、センスアンプを動作させ
るクロック信号（センスアンプ駆動信号）のタイミング
マージンは非常に大きく、アクセス時間を遅らせる大き
な要因の１つとなっている。
にワード線電圧が立上った後、センスアンプを動作させ
るクロック信号（センスアンプ駆動信号）のタイミング
マージンは非常に大きく、アクセス時間を遅らせる大き
な要因の１つとなっている。
このセンスアンプ駆動信号のタイミングマージンを低減
する方法として特開昭５９−１８５０８９に示す様うな
疑似ワード線を用いる方法がある。すなわち、ワード線
と同じ配線層を用いて疑似のワード線を作り、これによ
る遅延時間を利用して、センスアンプ駆動信号を作る方
法である。しかし、疑似ワード線は実際のワード線とは
構造が異なるため、抵抗値や容量値が異なり、ワード線
電圧波形の前記依存性は異なる。したがって、この方法
を用いてもタイミングマージンは必要である。また。
する方法として特開昭５９−１８５０８９に示す様うな
疑似ワード線を用いる方法がある。すなわち、ワード線
と同じ配線層を用いて疑似のワード線を作り、これによ
る遅延時間を利用して、センスアンプ駆動信号を作る方
法である。しかし、疑似ワード線は実際のワード線とは
構造が異なるため、抵抗値や容量値が異なり、ワード線
電圧波形の前記依存性は異なる。したがって、この方法
を用いてもタイミングマージンは必要である。また。
疑似ワード線を配置するための領域が必要となる。
なお、この他にこの種の装置として関連するものは１例
えば、アイ・イー・イー・イー・ジャーナル、ソリッド
ステート サーキット、ボリュウム、ニスシー−１９
，＆５（１９８４）ｐｐ６１９−６２３ （ＩＩＥＩ
ＥＥ Ｊ、５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ
、ｖｏｌ。
えば、アイ・イー・イー・イー・ジャーナル、ソリッド
ステート サーキット、ボリュウム、ニスシー−１９
，＆５（１９８４）ｐｐ６１９−６２３ （ＩＩＥＩ
ＥＥ Ｊ、５ｏｌｉｄ−８ｔａｔｅ Ｃ１ｒｃｕｉｔｓ
、ｖｏｌ。
ＳＣ−１９，Ｎａ５（１９８４）ｐ ｐ ６１９−６２
３）が挙げられる。
３）が挙げられる。
前述したように、従来技術ではセンスアンプ駆動信号に
大きなタイミングマージンが必要であり。
大きなタイミングマージンが必要であり。
メモリのアクセス時間を遅くする問題があった。
本発明の目的はセンスアンプ駆動信号のタイミングマー
ジンをなくシ、メモリの動作速度を高速化することにあ
る。
ジンをなくシ、メモリの動作速度を高速化することにあ
る。
上記目的は、ワード線の電圧が所定の大きさを越えたこ
とを検知する回路を全ワード線に設け、この検知結果を
基にセンスアンプを動作させる回路方式とすることによ
り達成される。
とを検知する回路を全ワード線に設け、この検知結果を
基にセンスアンプを動作させる回路方式とすることによ
り達成される。
ワード線の電圧検知回路は実際にメモリセルを選択する
ワード線の電圧を検知し、メモリセル信号を増幅するセ
ンスアンプを動作させる。したがって、検知電圧をデー
タ線のプリチャージ電圧、もしくはそれ以上にしておけ
ば、上記検知回路はデータ線にメモリセル信号が読み出
された後センスアンプを動作させる信号を出す０以上の
ことからセンスアンプの駆動信号のタイミングマージン
は不要となる。したがってメモリの動作速度を高速化で
きる。
ワード線の電圧を検知し、メモリセル信号を増幅するセ
ンスアンプを動作させる。したがって、検知電圧をデー
タ線のプリチャージ電圧、もしくはそれ以上にしておけ
ば、上記検知回路はデータ線にメモリセル信号が読み出
された後センスアンプを動作させる信号を出す０以上の
ことからセンスアンプの駆動信号のタイミングマージン
は不要となる。したがってメモリの動作速度を高速化で
きる。
以下、本発明の第１の実施例を第１図を用いて説明する
。第１図（ａ）は本発明の半導体メモリ回路の主要部を
示している。ここで、矢印のついたＭ ＯＳ −Ｆ Ｅ
ＴはＰチャネ／Ｌ／ Ｍ ＯＳ −Ｆ Ｅ Ｔ 、矢
印のないものはＮチャネルＭＯ８−ＦＥＴを表わす。メ
モリセルアレーＭＡはワード線ＷＯ〜Ｗｎ、データｆｉ
Ｄｏ（Ｄｏ）〜Ｉ）、（Ｄ、）、メモリセルＭＣから成
っている。ワード線の一端はＸデコーダＸＤＥＣに、他
端はワード線電圧検知回路ＷＳに接続されている。Ｘデ
コーダはＷＯ〜Ｗｎのワード線の内１本のワード線を選
択する。ワード線電圧検知回路ＷＳは選択されたワード
線の電圧が、所定の電圧に達したことを検知し、信号を
出す。
。第１図（ａ）は本発明の半導体メモリ回路の主要部を
示している。ここで、矢印のついたＭ ＯＳ −Ｆ Ｅ
ＴはＰチャネ／Ｌ／ Ｍ ＯＳ −Ｆ Ｅ Ｔ 、矢
印のないものはＮチャネルＭＯ８−ＦＥＴを表わす。メ
モリセルアレーＭＡはワード線ＷＯ〜Ｗｎ、データｆｉ
Ｄｏ（Ｄｏ）〜Ｉ）、（Ｄ、）、メモリセルＭＣから成
っている。ワード線の一端はＸデコーダＸＤＥＣに、他
端はワード線電圧検知回路ＷＳに接続されている。Ｘデ
コーダはＷＯ〜Ｗｎのワード線の内１本のワード線を選
択する。ワード線電圧検知回路ＷＳは選択されたワード
線の電圧が、所定の電圧に達したことを検知し、信号を
出す。
各データ線対にはセンスアンプ５Ａｏ−８Ａ、が接続さ
れ、メモリセル信号を増幅する。ＹデコーダＹＤＥＣの
出力端子ｖｏｘｙａは、データ線とデータ入出力線Ｉ１
０．Ｉ１０間のトランスファゲートに接続される。Ｙデ
コーダは出力端子Ｙｏ〜Ｙ、の内１個のみＩｆ ｉ ｇ
ｈレベルとし、データ線とデー人出力線をつなぐ。デー
タ入出力線には各トランスファゲートを介して、データ
出力アンプＯＰ＾。
れ、メモリセル信号を増幅する。ＹデコーダＹＤＥＣの
出力端子ｖｏｘｙａは、データ線とデータ入出力線Ｉ１
０．Ｉ１０間のトランスファゲートに接続される。Ｙデ
コーダは出力端子Ｙｏ〜Ｙ、の内１個のみＩｆ ｉ ｇ
ｈレベルとし、データ線とデー人出力線をつなぐ。デー
タ入出力線には各トランスファゲートを介して、データ
出力アンプＯＰ＾。
データ入カバソファＤｉＲが接続されている。
ワード線電圧検知回路ＷＳの出力端子Ｃには電圧レベル
変換回路ＬＸが接続され、この出力によってセンスアン
プ駆動Ｍ ＯＳ Ｆ ＥＴ 、 Ｍ、ｓ＾。
変換回路ＬＸが接続され、この出力によってセンスアン
プ駆動Ｍ ＯＳ Ｆ ＥＴ 、 Ｍ、ｓ＾。
Ｍｓ＾を制御している。
次にワード線電圧検知回路の動作を主に、第１図（ｆｌ
）に示す回路の動作を第１図（ｂ）の動作波形を用いて
説明する。メモリが待機時データ線は−Ｖｃｃ （Ｖｃ
ｃは電源電圧）にプリチャージされている（プリチャー
ジ回路は図示してない）。一方。
）に示す回路の動作を第１図（ｂ）の動作波形を用いて
説明する。メモリが待機時データ線は−Ｖｃｃ （Ｖｃ
ｃは電源電圧）にプリチャージされている（プリチャー
ジ回路は図示してない）。一方。
ワード線電圧検知回路ＷＳでは、トランジスタＱｓｏが
ＯＮで、定電流源ＩＳＯの電流ｉｓｏのみ流れるのでノ
ードＣの電圧はＶｃｃ−ｒｘ・ｉｓｏとなっている。こ
の電圧（ｉ’！！圧レベ圧変ベル変換回路よりＭＯＳレ
ベルの信号にかえられセンスアンプ制御信号φＳをＬｏ
ｗレベルとしている。
ＯＮで、定電流源ＩＳＯの電流ｉｓｏのみ流れるのでノ
ードＣの電圧はＶｃｃ−ｒｘ・ｉｓｏとなっている。こ
の電圧（ｉ’！！圧レベ圧変ベル変換回路よりＭＯＳレ
ベルの信号にかえられセンスアンプ制御信号φＳをＬｏ
ｗレベルとしている。
その後メモリが動作状態にはムリ、ＸデコーダＸＤＥＣ
によりワード線Ｗｏ”Ｗ ｎの内１本が選択される。こ
こではワード線Ｗｏが選択されたとする。
によりワード線Ｗｏ”Ｗ ｎの内１本が選択される。こ
こではワード線Ｗｏが選択されたとする。
ワード線が選択されると各データ線にはメモリセル信号
が読み出される。ここでメモリセルを１つのトランジス
タ、１つのコンデンサから成る１トランジスタ型セルと
すると、ワード線電圧がＶＣＣ＋ＶＴ（ＶＴはＭＯＳ−
ＦＥＴ（７）Ｌきい電圧）を越えるとメモリセル信号は
データ線に読み出される。この時ワード線電圧検知回路
ＷＳは次のような動作をする。
が読み出される。ここでメモリセルを１つのトランジス
タ、１つのコンデンサから成る１トランジスタ型セルと
すると、ワード線電圧がＶＣＣ＋ＶＴ（ＶＴはＭＯＳ−
ＦＥＴ（７）Ｌきい電圧）を越えるとメモリセル信号は
データ線に読み出される。この時ワード線電圧検知回路
ＷＳは次のような動作をする。
ワード線電圧検知回路ＷＳのノードａの電圧ｖＲ１と、
ノードｂ電圧Ｖ Ｒｘ （７）関係はＶＲｚ＞ＶＲｔ＋
Ｖａａとする。ワード線Ｗｏ電圧が上昇しＶＲ１＋Ｖｔ
を越えると、抵抗Ｒｔ、トランジスタＱｓｏ、Ｍｓｏを
通して電流ｉｓが流れる。これによりノードＣの電圧は
Ｖｃｃ −ｒ ｉ・ｉ ｓｏからＶｃｃ −ｒ ｔ（ｉ
ｓ。
ノードｂ電圧Ｖ Ｒｘ （７）関係はＶＲｚ＞ＶＲｔ＋
Ｖａａとする。ワード線Ｗｏ電圧が上昇しＶＲ１＋Ｖｔ
を越えると、抵抗Ｒｔ、トランジスタＱｓｏ、Ｍｓｏを
通して電流ｉｓが流れる。これによりノードＣの電圧は
Ｖｃｃ −ｒ ｉ・ｉ ｓｏからＶｃｃ −ｒ ｔ（ｉ
ｓ。
＋ ｉ 工）まで低下する。
ところで、ノードＵはワード線につながるＭＯＳ−Ｆ
Ｅ Ｔ Ｍｓｏ” Ｍｓｎがつながるため、容量が大
きくなる。しかし１本実施例のようにノードＵの電流変
化をベース接地トランジスタのエミッタで受けることに
より高速な応答ができる。なおこの電圧変化は電圧レベ
ル変換回路ＬｌによりＭＯＳレベルの信号にかえられ、
センスアンプ制御信号φＳをｌｌｉｇｈレベルとする。
Ｅ Ｔ Ｍｓｏ” Ｍｓｎがつながるため、容量が大
きくなる。しかし１本実施例のようにノードＵの電流変
化をベース接地トランジスタのエミッタで受けることに
より高速な応答ができる。なおこの電圧変化は電圧レベ
ル変換回路ＬｌによりＭＯＳレベルの信号にかえられ、
センスアンプ制御信号φＳをｌｌｉｇｈレベルとする。
この電圧レベル変換回路Ｌｉは、たとえば特開昭６１−
１９２６に示すような回路を用いてもよい。
１９２６に示すような回路を用いてもよい。
センスアンプ制御信号φＳはセンスアンプ駆動トランジ
スタＭ８Ａ、 Ｍｓ＾に入力され、ノードＣ３Ｎの電圧
を−ＶｃａからＯｖに、ノードＣ８Ｐの電圧を二ｖｃｃ
からＶｃｃにかえるこれによりセンスアンプ５Ａｏ＝Ｓ
Ａ、が動作し、メモリセル信号を増幅する。その後Ｙデ
コーダＹＤＥＣにより１対のデータ線が選択され、デー
タ線とデータ入出力線に接続される。読み出し動作の場
合には、センスアンプで増幅されたメモリセル信号はデ
ータ出力アンプＯＰＡを通して出力される。
スタＭ８Ａ、 Ｍｓ＾に入力され、ノードＣ３Ｎの電圧
を−ＶｃａからＯｖに、ノードＣ８Ｐの電圧を二ｖｃｃ
からＶｃｃにかえるこれによりセンスアンプ５Ａｏ＝Ｓ
Ａ、が動作し、メモリセル信号を増幅する。その後Ｙデ
コーダＹＤＥＣにより１対のデータ線が選択され、デー
タ線とデータ入出力線に接続される。読み出し動作の場
合には、センスアンプで増幅されたメモリセル信号はデ
ータ出力アンプＯＰＡを通して出力される。
書き込み動作の場合には、データ人カパツファＤｉＢに
より取り込んだデータをデータ入出力線、データ線を通
して、メモリセルに書き込む、その後ワード線Ｗｏの電
圧がＯｖとなり、メモリセルへ信号が取り込まれるｍ
ＷｏがＯｖになるとノードＣはＶｃｃ−ｒｉ・ｉｓｏの
電圧になり、センスアンプ制御信号φＳはＬｏｗレベル
となる。その後、デ−タ線、ノードＣ８Ｎ、Ｃ８Ｐは−
Ｖｃａにプリチヤーンされる。
より取り込んだデータをデータ入出力線、データ線を通
して、メモリセルに書き込む、その後ワード線Ｗｏの電
圧がＯｖとなり、メモリセルへ信号が取り込まれるｍ
ＷｏがＯｖになるとノードＣはＶｃｃ−ｒｉ・ｉｓｏの
電圧になり、センスアンプ制御信号φＳはＬｏｗレベル
となる。その後、デ−タ線、ノードＣ８Ｎ、Ｃ８Ｐは−
Ｖｃａにプリチヤーンされる。
さて、メモリを安定して動作させるためには、メモリセ
ル信号がデータ線に十分読み出されてからセンスアンプ
を動作させる必要がある２本実施例では、センスアンプ
はワード線電圧がＶ＊ｚ＋ＶＴの電圧レベル変換回路で
生じるものである。
ル信号がデータ線に十分読み出されてからセンスアンプ
を動作させる必要がある２本実施例では、センスアンプ
はワード線電圧がＶ＊ｚ＋ＶＴの電圧レベル変換回路で
生じるものである。
したがって、を越えてからある時間経過した後動作する
。この遅延時間はワード線電圧検知回路および電圧レベ
ル変換回路で生じるものである。したがって、センスア
ンプ動作開始時刻はＶＲＩの大きさによって決まる１以
上述べたことからメモリセル信号がデータ線へ十分読み
出されるまでの時間と、ワード線電圧検知回路および電
圧レベル変換回路の遅延時間を考慮してＶ Ｒ１の大き
さを決めればメモリセル信号がデータ線に十分読み出さ
れてからセンスアンプを動作させることができる。
。この遅延時間はワード線電圧検知回路および電圧レベ
ル変換回路で生じるものである。したがって、センスア
ンプ動作開始時刻はＶＲＩの大きさによって決まる１以
上述べたことからメモリセル信号がデータ線へ十分読み
出されるまでの時間と、ワード線電圧検知回路および電
圧レベル変換回路の遅延時間を考慮してＶ Ｒ１の大き
さを決めればメモリセル信号がデータ線に十分読み出さ
れてからセンスアンプを動作させることができる。
ところでワード線電圧検知回路のワード線につながるＭ
ＯＳ Ｆ Ｅ Ｔ Ｍｓｏ＝ Ｍｓｎは、メモリセ
ルを構成しているトランスファゲート用ＭＯ８−ＦＥＴ
を利用することができる。すなわち、１トランジスタ型
セルでコンデンサをなくし、ＭＯＳ−！−’ ｒ’：
Ｔのコンデンサがつなげるノードを各セルで接続する。
ＯＳ Ｆ Ｅ Ｔ Ｍｓｏ＝ Ｍｓｎは、メモリセ
ルを構成しているトランスファゲート用ＭＯ８−ＦＥＴ
を利用することができる。すなわち、１トランジスタ型
セルでコンデンサをなくし、ＭＯＳ−！−’ ｒ’：
Ｔのコンデンサがつなげるノードを各セルで接続する。
次に上記ノードにはＶ ｎ ｌの電源をつなぎ、データ
線はベース接地のバイポーラトランジスタＱｓｏのエミ
ッタにつながればよい、【またがってＭ ＯＳ −Ｆ
Ｅ Ｔ Ｍｓｏ −Ｍｓｎの占める面積はデータ線１ピ
ツチ分となる。
線はベース接地のバイポーラトランジスタＱｓｏのエミ
ッタにつながればよい、【またがってＭ ＯＳ −Ｆ
Ｅ Ｔ Ｍｓｏ −Ｍｓｎの占める面積はデータ線１ピ
ツチ分となる。
以上述べたように本実施例によれば、実際に選択された
ワード線の電圧レベルを検知して、センスアンプを動作
させるのでセンスアンプの駆動信号のタミングマージン
が不要となり、メモリの高速化が図れる９また。ワード
線電圧検知回路にメモリセルに用いるトランジスタを利
用できるのでレイアウト面積の増加は少ない。
ワード線の電圧レベルを検知して、センスアンプを動作
させるのでセンスアンプの駆動信号のタミングマージン
が不要となり、メモリの高速化が図れる９また。ワード
線電圧検知回路にメモリセルに用いるトランジスタを利
用できるのでレイアウト面積の増加は少ない。
本発明の第２の実施例を第２図を用いて説明する。本実
施例は第１の実施例とワード線電圧検知回路の回路方式
が異なる以外は第１の実施例と同一である。本実施例の
ワードｍ電圧検知回路は、ワード電圧があらかじめ決め
た電圧以上になるとＯＮするトランジスタ群Ｍ ｓ ｏ
−Ｍ ｓ ｎと電流切換え回路から成っている。
施例は第１の実施例とワード線電圧検知回路の回路方式
が異なる以外は第１の実施例と同一である。本実施例の
ワードｍ電圧検知回路は、ワード電圧があらかじめ決め
た電圧以上になるとＯＮするトランジスタ群Ｍ ｓ ｏ
−Ｍ ｓ ｎと電流切換え回路から成っている。
本実施例の動作を第２図（ｂ）の動作波形を用い゛〔説
明する。メモリが待機時データ線は−Ｖｃｃ（Ｖｃｃｌ
ｔ、ｆｆｉ源電圧電圧プリチャージされている（プリチ
ャージ回路は図示してない）、一方、ワード線電圧検知
回路ＷＳＩでは、メモリが待機時φＰがＨｉｇｈレベル
であるため、ノードｇ、ｈはＶＢ３にプリチャージされ
ている。また、電流切換え回路のノードｊはＶＦＩ４と
なっている。ここでＶＲδ＜ＶＢ２とすると、トランジ
スタＱｔ 、Ｑ２はＯＦＦ、ＱｓはＯＮとなり、ノード
ｉの電圧はＶｃｃ −ｒ ｓ−ｉ ｓｔとなる。したが
って、この時の電圧レベル変換回路の出力ノードにの電
圧すなわちセンスアンプ制御信号φＳはＬｏｗレベルと
なっている、次にメモリが動作状態にはいり、ｊ７がＬ
ｏｗレベルとなる。その後ＸデコーダＸＤＥＣによりワ
ードＡｌｊ！ Ｗ ｏ ＝ Ｗ ｎの内１本が選択され
る。こ９−ではワード線Ｗｏが選択されたとする。これ
により各データ線にはメモリセル信号が読み出されろ８
一方７ワード線電圧検知回路では、ワード線Ｗａの電圧
がＶＲ８＋ＶＴを越えるとトランジスタＭ３＋）がＯＮ
となり、ノードｈのｔｇはＦ昇する。
明する。メモリが待機時データ線は−Ｖｃｃ（Ｖｃｃｌ
ｔ、ｆｆｉ源電圧電圧プリチャージされている（プリチ
ャージ回路は図示してない）、一方、ワード線電圧検知
回路ＷＳＩでは、メモリが待機時φＰがＨｉｇｈレベル
であるため、ノードｇ、ｈはＶＢ３にプリチャージされ
ている。また、電流切換え回路のノードｊはＶＦＩ４と
なっている。ここでＶＲδ＜ＶＢ２とすると、トランジ
スタＱｔ 、Ｑ２はＯＦＦ、ＱｓはＯＮとなり、ノード
ｉの電圧はＶｃｃ −ｒ ｓ−ｉ ｓｔとなる。したが
って、この時の電圧レベル変換回路の出力ノードにの電
圧すなわちセンスアンプ制御信号φＳはＬｏｗレベルと
なっている、次にメモリが動作状態にはいり、ｊ７がＬ
ｏｗレベルとなる。その後ＸデコーダＸＤＥＣによりワ
ードＡｌｊ！ Ｗ ｏ ＝ Ｗ ｎの内１本が選択され
る。こ９−ではワード線Ｗｏが選択されたとする。これ
により各データ線にはメモリセル信号が読み出されろ８
一方７ワード線電圧検知回路では、ワード線Ｗａの電圧
がＶＲ８＋ＶＴを越えるとトランジスタＭ３＋）がＯＮ
となり、ノードｈのｔｇはＦ昇する。
ノードｈの電圧がＶＢ２を越えると、電流切り換え回路
のトランジスタＱ２がＯＮ、Ｑａ Ｆ ＱｊはＯＦＦと
なる。これによりノードｉの電圧はＶｃｃとなる。これ
によりセンスアンプ制御信号φＳはＨｉ ｇ ｈレベル
となる。センスアンプ制御信号φＳがｔｌ ｉ ｇ ｈ
レベルになる第１の実施例と同様にメモリセル信号を増
幅する。また、この後Ｙデコーダによリデータ線の選択
され、信号の読み出しまたは書き込みを行なう。その後
メモリが待機状態になるとワード線Ｗｏの電圧がＬｏｗ
レベルとなりメモリセルに信号が蓄積される１次にφＰ
がＨｉｇｈレベルとなり、ノードｇ＋ｈをＶ Ｒ８にプ
リチャージする。
のトランジスタＱ２がＯＮ、Ｑａ Ｆ ＱｊはＯＦＦと
なる。これによりノードｉの電圧はＶｃｃとなる。これ
によりセンスアンプ制御信号φＳはＨｉ ｇ ｈレベル
となる。センスアンプ制御信号φＳがｔｌ ｉ ｇ ｈ
レベルになる第１の実施例と同様にメモリセル信号を増
幅する。また、この後Ｙデコーダによリデータ線の選択
され、信号の読み出しまたは書き込みを行なう。その後
メモリが待機状態になるとワード線Ｗｏの電圧がＬｏｗ
レベルとなりメモリセルに信号が蓄積される１次にφＰ
がＨｉｇｈレベルとなり、ノードｇ＋ｈをＶ Ｒ８にプ
リチャージする。
これにより電流切換え回路のトランジスタＱｌ ＋Ｑ２
がＯＦＦ、ＱｓがＯＮとなり、ノードｉの電圧はＶｃｃ
−ｒ ｓ−ｉ ｓｚとなる。したがって、センスアン
プ制御信号φＳはＬｏｗレベルとなる。その後、データ
線、ノードＣ８Ｎ、Ｃ８Ｐば−Ｖｃｅにブリチャードさ
れる。
がＯＦＦ、ＱｓがＯＮとなり、ノードｉの電圧はＶｃｃ
−ｒ ｓ−ｉ ｓｚとなる。したがって、センスアン
プ制御信号φＳはＬｏｗレベルとなる。その後、データ
線、ノードＣ８Ｎ、Ｃ８Ｐば−Ｖｃｅにブリチャードさ
れる。
さて、本実施例のセンスアンプ動作開始時刻は第１の実
施例と同様にノードｇｔｈのプリチャージ電圧ＶＲ３と
基準電圧ＶＲ４によって決まる。今■１は一定とする。
施例と同様にノードｇｔｈのプリチャージ電圧ＶＲ３と
基準電圧ＶＲ４によって決まる。今■１は一定とする。
ＶＦＩＩＳを−Ｖｃｃにし、トランジスタＭ ｓ ｏ
” Ｍ ｓ ｎをメモリセルで用いるトランジスタと
同一のものとした場合、上記トランジスタはワード線が
駆動されるとメモリセルのトランスファゲートトランジ
スタと同時刻にＯＮする。したがってセンスアンプはワ
ード線電圧検知回路および電圧レベル変換回路の遅延時
間だけ遅れて動作を開始する。この場合、プリチャージ
電圧源はデータ線のプリチャージ電圧源もしくはメモリ
セルのコンデンサー電極（プレート）電圧源と共用でき
る利点があるａＶＲｓをＯｖにした場合、ワーガ線が駆
動されることによりノードｇもしくはｈの充電時間が長
くなる。これによりセンスアンプの動作開始時刻は遅く
なる７すなわちメモリセル信号がデータ線に十分読み出
された後センスアンプは動作する。したがってこの場合
メモリの動作マージンが大きくなる利点がある。ＶＲδ
を−Ｖｃｃより大きくした場合、ワード線電圧が−Ｖｃ
ｃ＋ΔＶ＋ＶＴを越えた後センスアンプが動作する。
” Ｍ ｓ ｎをメモリセルで用いるトランジスタと
同一のものとした場合、上記トランジスタはワード線が
駆動されるとメモリセルのトランスファゲートトランジ
スタと同時刻にＯＮする。したがってセンスアンプはワ
ード線電圧検知回路および電圧レベル変換回路の遅延時
間だけ遅れて動作を開始する。この場合、プリチャージ
電圧源はデータ線のプリチャージ電圧源もしくはメモリ
セルのコンデンサー電極（プレート）電圧源と共用でき
る利点があるａＶＲｓをＯｖにした場合、ワーガ線が駆
動されることによりノードｇもしくはｈの充電時間が長
くなる。これによりセンスアンプの動作開始時刻は遅く
なる７すなわちメモリセル信号がデータ線に十分読み出
された後センスアンプは動作する。したがってこの場合
メモリの動作マージンが大きくなる利点がある。ＶＲδ
を−Ｖｃｃより大きくした場合、ワード線電圧が−Ｖｃ
ｃ＋ΔＶ＋ＶＴを越えた後センスアンプが動作する。
したがってこの場合もセンスアンプの動作開始時刻は遅
くなり、メモリの動作マージンが大きくなる。
くなり、メモリの動作マージンが大きくなる。
以上述べたように本実施例によっても、実際に選択され
たワード線の電圧レベルを検知して、センスアンプを動
作させるのでセンスアンプ駆動信号のタイミングマージ
ンが不要となり、メモリの高速化が図れる６ 本発明の第３の実施例を第３図を用いて説明する。第３
図はワード線電圧検知回路だけを示している０本実施例
のワード線電圧検知は、第１の実施例で用いたベース接
地の増幅回路をＭＯＳ−ＦＥＴによる回路に置きかえた
ものである。この回路でノードＴの電圧はＶＲＩとなる
。したがって。
たワード線の電圧レベルを検知して、センスアンプを動
作させるのでセンスアンプ駆動信号のタイミングマージ
ンが不要となり、メモリの高速化が図れる６ 本発明の第３の実施例を第３図を用いて説明する。第３
図はワード線電圧検知回路だけを示している０本実施例
のワード線電圧検知は、第１の実施例で用いたベース接
地の増幅回路をＭＯＳ−ＦＥＴによる回路に置きかえた
ものである。この回路でノードＴの電圧はＶＲＩとなる
。したがって。
ＶＲＩ＜ＶＲＩとすれば第１の実施例と同様の動作をす
る。
る。
本実施例によればバイポーラトランジスタを使わなくて
もワード線電圧の検知回路をつくれる。
もワード線電圧の検知回路をつくれる。
したがって、本発明はＭＯＳ−ＤＲＡＭでも実現でき机
〔発明の効果〕
本発明によれば、実際に駆動されたワード線の電圧レベ
ルを検知し、その結果をもとにセンスアンプを駆動する
ので、従来必要であったセンスアンプ駆動信号のタイミ
ングマージンをなくすことができるのでメモリの高速化
が図れる。これはメモリの回路方式やアレー構成によっ
て異なるがアクセス時間を約１０％高速化する。
ルを検知し、その結果をもとにセンスアンプを駆動する
ので、従来必要であったセンスアンプ駆動信号のタイミ
ングマージンをなくすことができるのでメモリの高速化
が図れる。これはメモリの回路方式やアレー構成によっ
て異なるがアクセス時間を約１０％高速化する。
第１図（ａ）は本発明の第１の実施例の回路構成図、第
１回（ｂ）は第１図（ａ）に示す回路の動作波形図、第
２ｒｍ（ａ）は本発明の第２の実施例の回路構成図、第
２図（ｂ）は第２図（ａ）に示す回路の動作波形図、第
２３図は本発明の第３の実施例の回路構成図である、 ＭＡ・・・メモリセルアレー、ＷＳ−°°ワード線電圧
検知回路、ＸＤＥＣ・・・Ｘデコーダ、ＹＤＥＣ・・・
Ｙデコーダ、ＳＡｏ”ＳＡ、・・・センスアンプ、ＯＰ
Ａ・・・データ出力アンプ、ＤｉＢ・・・データ人力バ
ッファ。 Ｄｏ、Ｄτ〜Ｄ、２石τ・・・データ線、Ｗｏ”Ｗ−・
・・ワード線。
１回（ｂ）は第１図（ａ）に示す回路の動作波形図、第
２ｒｍ（ａ）は本発明の第２の実施例の回路構成図、第
２図（ｂ）は第２図（ａ）に示す回路の動作波形図、第
２３図は本発明の第３の実施例の回路構成図である、 ＭＡ・・・メモリセルアレー、ＷＳ−°°ワード線電圧
検知回路、ＸＤＥＣ・・・Ｘデコーダ、ＹＤＥＣ・・・
Ｙデコーダ、ＳＡｏ”ＳＡ、・・・センスアンプ、ＯＰ
Ａ・・・データ出力アンプ、ＤｉＢ・・・データ人力バ
ッファ。 Ｄｏ、Ｄτ〜Ｄ、２石τ・・・データ線、Ｗｏ”Ｗ−・
・・ワード線。
Claims (1)
- 【特許請求の範囲】 １、複数のワード線と複数のデータ線を交差するように
配置し、その交点にメモリセルを配置し、該複数のデー
タ線には該メモリセルから読み出された信号を増幅する
複数のセンスアンプが接続された半導体メモリにおいて
、該複数のワード線各々にワード線電圧が所定の大きさ
になったことを検知する回路を設け、その結果により該
複数のセンスアンプに動作させることを特徴とする半導
体メモリ。 ２、該複数のワード線各々には該検知回路の一部として
該メモリセルを構成するＭＯＳ−ＦＥＴと同一寸法のＭ
ＯＳ−ＦＥＴを接続したことを特徴とする特許請求の範
囲第１項記載の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62316204A JPH01159889A (ja) | 1987-12-16 | 1987-12-16 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62316204A JPH01159889A (ja) | 1987-12-16 | 1987-12-16 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01159889A true JPH01159889A (ja) | 1989-06-22 |
Family
ID=18074457
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62316204A Pending JPH01159889A (ja) | 1987-12-16 | 1987-12-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01159889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271494A (ja) * | 1988-03-17 | 1990-03-12 | Samsung Electron Co Ltd | メモリ素子のセンシング検出回路 |
-
1987
- 1987-12-16 JP JP62316204A patent/JPH01159889A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0271494A (ja) * | 1988-03-17 | 1990-03-12 | Samsung Electron Co Ltd | メモリ素子のセンシング検出回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4654831A (en) | High speed CMOS current sense amplifier | |
| JPH0518198B2 (ja) | ||
| US5323345A (en) | Semiconductor memory device having read/write circuitry | |
| JPH0562467A (ja) | センスアンプ駆動回路 | |
| JPS62117190A (ja) | 半導体記憶装置 | |
| JP2756797B2 (ja) | Ｆｅｔセンス・アンプ | |
| US4949306A (en) | Sense circuit and semiconductor memory having a current-voltage converter circuit | |
| US5023842A (en) | Semiconductor memory having improved sense amplifiers | |
| JPH01159889A (ja) | 半導体メモリ | |
| JP2523736B2 (ja) | 半導体記憶装置 | |
| US5369613A (en) | Semiconductor memory device having clamping circit for suppressing potential differences between pairs of data I/O lines | |
| JPH0689577A (ja) | 半導体記憶装置 | |
| JP3064561B2 (ja) | 半導体記憶装置 | |
| JPH02154393A (ja) | 半導体記憶回路 | |
| KR0145859B1 (ko) | 승압전압이 사용되는 컬럼선택수단을 구비하는 반도체 메모리 | |
| JPH04238193A (ja) | 半導体記憶装置 | |
| JPS61217992A (ja) | ダイナミツク型ｒａｍ | |
| JPH06223571A (ja) | 半導体集積回路装置 | |
| JPH04141885A (ja) | 半導体記憶装置 | |
| JP3248566B2 (ja) | ダイナミック型半導体記憶装置 | |
| JP3277884B2 (ja) | メモリ読み出し書き込み回路および半導体記憶装置 | |
| JPH05128857A (ja) | 半導体記憶装置 | |
| JPH0668666A (ja) | 半導体メモリ | |
| JPS63152090A (ja) | ダイナミツク型ｒａｍ | |
| JPS61104396A (ja) | 半導体集積回路装置 |