JPH0271494A - メモリ素子のセンシング検出回路 - Google Patents
メモリ素子のセンシング検出回路Info
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- JPH0271494A JPH0271494A JP63329500A JP32950088A JPH0271494A JP H0271494 A JPH0271494 A JP H0271494A JP 63329500 A JP63329500 A JP 63329500A JP 32950088 A JP32950088 A JP 32950088A JP H0271494 A JPH0271494 A JP H0271494A
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- Japan
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- sensing
- output
- memory array
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- clock generator
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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- G11—INFORMATION STORAGE
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/409—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はメモリ素子ＤＩ？ＡＭにおいてアクセスタイム
ノロス（Ｌｏｓｓ） ’ｃ制御することによりセンシン
グ出力（Ｓｅｎｓｉｎｇ ｔｉｍｅ）の速度を高めるよ
うにしたメモリ素子のセンシング検出回路に関するもの
である。
ノロス（Ｌｏｓｓ） ’ｃ制御することによりセンシン
グ出力（Ｓｅｎｓｉｎｇ ｔｉｍｅ）の速度を高めるよ
うにしたメモリ素子のセンシング検出回路に関するもの
である。
従来は、第１図のようにメモリアレイ１に周辺回路が連
結されているので、メモリ回路が機能を行うと共に与え
られた入力可Ｘ１またはＲＡＳ、σＸ１によりクロック
発生器ＣＧ、がクロックを発生させてセンシングクロッ
ク発生器ＳＣＧを動作させるようにされた。
結されているので、メモリ回路が機能を行うと共に与え
られた入力可Ｘ１またはＲＡＳ、σＸ１によりクロック
発生器ＣＧ、がクロックを発生させてセンシングクロッ
ク発生器ＳＣＧを動作させるようにされた。
ここで発生されたセンシングシグナルＳ１がメモリアレ
イ１に印加されてＤＲＡＭセルのデータを共有したビッ
トラインをセンシングするようにされた。
イ１に印加されてＤＲＡＭセルのデータを共有したビッ
トラインをセンシングするようにされた。
この際、充分なセンシングを保障させるために遅延回路
ＤＢから次の機能を行うためのクロック発生器ＣＧ ２
を遅延させるので、アクセス時間の速度が低下される原
因となっていた。
ＤＢから次の機能を行うためのクロック発生器ＣＧ ２
を遅延させるので、アクセス時間の速度が低下される原
因となっていた。
本発明の目的は、メモリアレイにおけるセンシング可否
を惑知することができるセンシング検出器を構成させて
メモリ素子ＤＲＡＭのアクセス時間を高めることのでき
るメモリ素子のセンシング検出回路を提供することにあ
るので、センシングクロック発生器からセンシングシグ
ナルが発生されてメモリアレイに入力されるとメモリア
レイ内においてセンシングが完了する時発生される出力
をセンシング検出器に感知するようにして次の機能を高
速度に処理するようにしたものである。
を惑知することができるセンシング検出器を構成させて
メモリ素子ＤＲＡＭのアクセス時間を高めることのでき
るメモリ素子のセンシング検出回路を提供することにあ
るので、センシングクロック発生器からセンシングシグ
ナルが発生されてメモリアレイに入力されるとメモリア
レイ内においてセンシングが完了する時発生される出力
をセンシング検出器に感知するようにして次の機能を高
速度に処理するようにしたものである。
本発明において、このような目的を達成させるために入
力シグナルによるインタナルクロックを出力させるクロ
、り発生器と、上記クロック発生器によって制御卸され
センシングシグナルをメモリアレイに（共給させるセン
シングクロック発生器と、上記メモリアレイのセンシン
グ完了された出力を感知するセンシング検出器と、セン
シング検出器の出力により制御されるクロック発生器と
により構成される。
力シグナルによるインタナルクロックを出力させるクロ
、り発生器と、上記クロック発生器によって制御卸され
センシングシグナルをメモリアレイに（共給させるセン
シングクロック発生器と、上記メモリアレイのセンシン
グ完了された出力を感知するセンシング検出器と、セン
シング検出器の出力により制御されるクロック発生器と
により構成される。
これを添付図面によって説明する。
第４図はメモ’ＪＥ子ＤＲＡＭの動作状態を示す図面で
あって、ＤＲＡＭメモリ素子が＋Ｊ＋作において順次に
制御されるクロック（Ｃ１ｏｃｋ）等によって動作が行
われるものでクロック発生′！′ｊｒＣＧ ＋から発生
ずるクロック等によってワードラインが選択され記憶さ
れたセルデータのピントラインとの電荷分配が行われる
。この際、センシングクロック発生器ＳＣＧによって発
生されたクロックによってビット−ラインＢＬ及びビッ
トラインハー「工をセンシングするが、センシング時間
の充分な保障がＤＲＡＭＩ！！！能遂行の主要な役割で
あって、従来はセンシング時間を充分に保障させる為セ
ンシングのためのクロックを発生させるセンシングクロ
ック発生器ＳＣＧと次の動作を遂行することに必要なり
ロックを発生させるクコツク発生器ＣＧ２の間に遅延回
路を使用していた。
あって、ＤＲＡＭメモリ素子が＋Ｊ＋作において順次に
制御されるクロック（Ｃ１ｏｃｋ）等によって動作が行
われるものでクロック発生′！′ｊｒＣＧ ＋から発生
ずるクロック等によってワードラインが選択され記憶さ
れたセルデータのピントラインとの電荷分配が行われる
。この際、センシングクロック発生器ＳＣＧによって発
生されたクロックによってビット−ラインＢＬ及びビッ
トラインハー「工をセンシングするが、センシング時間
の充分な保障がＤＲＡＭＩ！！！能遂行の主要な役割で
あって、従来はセンシング時間を充分に保障させる為セ
ンシングのためのクロックを発生させるセンシングクロ
ック発生器ＳＣＧと次の動作を遂行することに必要なり
ロックを発生させるクコツク発生器ＣＧ２の間に遅延回
路を使用していた。
これに反して本発明は、第２図に図示した如く、遅延回
路を使用しないで、メモリアレイｌの内部からセンシン
グ可否を惑知するセンシング検出器ＳＤを構成させて、
センシング可否をセンシング検出器ＳＤによって感知す
るように構成したものである。
路を使用しないで、メモリアレイｌの内部からセンシン
グ可否を惑知するセンシング検出器ＳＤを構成させて、
センシング可否をセンシング検出器ＳＤによって感知す
るように構成したものである。
これに対する実施回路図を第５図によって観察するとメ
モリアレイ１内にはＮＭＯＳトランジスタＭ１及びコン
デンサー０１から構成されたメモリセル２とビットライ
ンＢＬ、Ｔ”ｎの出力によって駆動されるＰＭｏｓトラ
ンジスタＭｚ 、Ｍ３及びＮＭＯ３）ランジスタＭａ
、Ｍｓから構成されている。
モリアレイ１内にはＮＭＯＳトランジスタＭ１及びコン
デンサー０１から構成されたメモリセル２とビットライ
ンＢＬ、Ｔ”ｎの出力によって駆動されるＰＭｏｓトラ
ンジスタＭｚ 、Ｍ３及びＮＭＯ３）ランジスタＭａ
、Ｍｓから構成されている。
また、このように構成されたメモリアレイｌにＮＭＯ３
Ｉ−ランジスタＭｂ 、Ｍ’ｒを通して入出力ゲート３
が連設されるように構成させ、Ｎ Ｍ ＯＳ ｈランジ
スクＭ、、Ｍｓの間に３２クロック発生２ＳＳｚＣＧが
連結されるように構成される。Ｓ２クロック発生器５２
ＣＧはセンシングクロック発生器ｓ ｃ ｃのセンシン
グシグナルＳ１によって動作されるＮＭＯ５Ｉ−ランジ
スタＭ、及び待機時でＨＩ ＣＩＩレヘルに供給される
クロックＰＲＥが連結されたＮＭＯ３Ｉ−ランジスタＭ
６から構成させ、ＮＭＯ３）ランジスタＭ４．Ｍｓが連
結されたノード点Ｐを通してセンシング検出器ＳＤが連
結されるように構成させる。
Ｉ−ランジスタＭｂ 、Ｍ’ｒを通して入出力ゲート３
が連設されるように構成させ、Ｎ Ｍ ＯＳ ｈランジ
スクＭ、、Ｍｓの間に３２クロック発生２ＳＳｚＣＧが
連結されるように構成される。Ｓ２クロック発生器５２
ＣＧはセンシングクロック発生器ｓ ｃ ｃのセンシン
グシグナルＳ１によって動作されるＮＭＯ５Ｉ−ランジ
スタＭ、及び待機時でＨＩ ＣＩＩレヘルに供給される
クロックＰＲＥが連結されたＮＭＯ３Ｉ−ランジスタＭ
６から構成させ、ＮＭＯ３）ランジスタＭ４．Ｍｓが連
結されたノード点Ｐを通してセンシング検出器ＳＤが連
結されるように構成させる。
センシング検出器ＳＤは電源Ｖｃｃを供給させるＰＭＯ
３）ランジスタＭ、。９Ｍ１．と、センシング可否Ｓ２
によって駆動されるＰＭＯ３）ランジスタＭ１□、ＮＭ
Ｏ３）ランジスタＭｌｆｆと、出力側ＮＭＯＳトランジ
スタＭ１４．Ｍ＋ｓとから構成されて、メモリアレイ１
のセンシングが感知される時、出力端子ｏｕ’ｒにしレ
ヘル信号が出力されるように構成したものである。
３）ランジスタＭ、。９Ｍ１．と、センシング可否Ｓ２
によって駆動されるＰＭＯ３）ランジスタＭ１□、ＮＭ
Ｏ３）ランジスタＭｌｆｆと、出力側ＮＭＯＳトランジ
スタＭ１４．Ｍ＋ｓとから構成されて、メモリアレイ１
のセンシングが感知される時、出力端子ｏｕ’ｒにしレ
ヘル信号が出力されるように構成したものである。
また、メモリアレイ１の動作を観察すると、メモリセル
２のコンデンサーＣＩ の充電可否に従ってワードライ
ンＷＬによって駆動される出力がＮＭＯ３）ランノスタ
Ｍ１の駆動する時ゲートが開けるとコンデンサー０１が
充電されている場合ビットラインＢＬにコンデンサーの
電荷を放出させ、コンデンサー０１が充電されていない
場合ビットラインＢＬの電荷がコンデンサー〇、に充電
するようになる。
２のコンデンサーＣＩ の充電可否に従ってワードライ
ンＷＬによって駆動される出力がＮＭＯ３）ランノスタ
Ｍ１の駆動する時ゲートが開けるとコンデンサー０１が
充電されている場合ビットラインＢＬにコンデンサーの
電荷を放出させ、コンデンサー０１が充電されていない
場合ビットラインＢＬの電荷がコンデンサー〇、に充電
するようになる。
また、この際Ｐ Ｍ ＯＳ ）ランジスタＭｔ 、Ｍ３
及びＮＭＯＳトランジスタＭ４ 、Ｍｓが上記コンデン
サーＣ１の出力状態により順次的に制？２Ｕされ、この
時ピントラインＢＬ、ＢＬの電圧状態によりセンシング
される。
及びＮＭＯＳトランジスタＭ４ 、Ｍｓが上記コンデン
サーＣ１の出力状態により順次的に制？２Ｕされ、この
時ピントラインＢＬ、ＢＬの電圧状態によりセンシング
される。
従って、メモリアレイｌが定常的な動作を行って第３図
のようにビットラインＢＬ、ＢＬの出力電圧を得られる
場合ビットラインＢＬはまたはビットラインバーＢＬの
電圧も降下されるので、メモリアレイ１のＬレベル状態
のセンシング出力Ｓ２がセンシング検出器ＳＤのＮＭＯ
３トランジスタＭｌｆｆのゲート側に印加されてゲート
を閉じることにより基準電源が供給されないのでＰＭＯ
ＳトランジスタＭＩ４は遮断状態が維持されるから、出
力端子ＯＵＴがＬレベル状態に維持されセンシングが充
分に行われていることを感知するようになり次の機能を
遂行するようになる。メモリアレイｌからセンシング完
了が行われない場合にセンシング検出器ＳＤの動作は第
３図のようにビットラインＢＬ１３ＬのＨレベルの電圧
がセンシング検出器ＳＤのＮＭＯ３）ランジスタＭ１１
のゲートに印加されてクンオンされるとＰＭＯＳトラン
ジスタＭ１４をタンオンさ−Ｑて出力端子ＯＵＴに＋（
レベルの状態信号を供給するようになる。
のようにビットラインＢＬ、ＢＬの出力電圧を得られる
場合ビットラインＢＬはまたはビットラインバーＢＬの
電圧も降下されるので、メモリアレイ１のＬレベル状態
のセンシング出力Ｓ２がセンシング検出器ＳＤのＮＭＯ
３トランジスタＭｌｆｆのゲート側に印加されてゲート
を閉じることにより基準電源が供給されないのでＰＭＯ
ＳトランジスタＭＩ４は遮断状態が維持されるから、出
力端子ＯＵＴがＬレベル状態に維持されセンシングが充
分に行われていることを感知するようになり次の機能を
遂行するようになる。メモリアレイｌからセンシング完
了が行われない場合にセンシング検出器ＳＤの動作は第
３図のようにビットラインＢＬ１３ＬのＨレベルの電圧
がセンシング検出器ＳＤのＮＭＯ３）ランジスタＭ１１
のゲートに印加されてクンオンされるとＰＭＯＳトラン
ジスタＭ１４をタンオンさ−Ｑて出力端子ＯＵＴに＋（
レベルの状態信号を供給するようになる。
以上のように本発明はメモリアレイがセンシング・■す
＋作を遂行する時ワードラインが選択された後、各ビッ
トラインの出力を比較して発生されるメモリアレイのセ
ンシング出力をセンシング検出器で感知してセンシング
完了した時、すぐ次の動作を行うことによって速度のロ
スがないセンシングアクセス時間を高めることができる
と共に電源変動によってセンシンク時間が変化されるこ
とを感知することのできるメモリ素子のセンシング検出
回路をＩ（Ｊｊすることができる。
＋作を遂行する時ワードラインが選択された後、各ビッ
トラインの出力を比較して発生されるメモリアレイのセ
ンシング出力をセンシング検出器で感知してセンシング
完了した時、すぐ次の動作を行うことによって速度のロ
スがないセンシングアクセス時間を高めることができる
と共に電源変動によってセンシンク時間が変化されるこ
とを感知することのできるメモリ素子のセンシング検出
回路をＩ（Ｊｊすることができる。
第１図は、従来の回路図、
第２図は、本発明の全体ブロックダイアフラム図、第３
図は、本発明の各部の出力状態図、第４図は、本発明に
おけるクロックによるＤＲＡＭの動作状態図、 第５図は、本発明の実施回路図である。 図面の要部に対する符号の説明 ｌ・・ ・メモリアレイ、 ｃｃ、、ＣＣ，・・・クロ、り発生器、ＤＢ・・・遅延
回路、 ＳＤ・・・センシング検出器、 ７１Ｉ−Ｍ、・・・ＭＯｓトランジスタ、２・・・セル
、 ＳＣＧ・・・センシングクロック発生器、３・・・入出
力ゲート、 Ｆ！６．１ ＦＩＧ、２ ＦＩＧ、３
図は、本発明の各部の出力状態図、第４図は、本発明に
おけるクロックによるＤＲＡＭの動作状態図、 第５図は、本発明の実施回路図である。 図面の要部に対する符号の説明 ｌ・・ ・メモリアレイ、 ｃｃ、、ＣＣ，・・・クロ、り発生器、ＤＢ・・・遅延
回路、 ＳＤ・・・センシング検出器、 ７１Ｉ−Ｍ、・・・ＭＯｓトランジスタ、２・・・セル
、 ＳＣＧ・・・センシングクロック発生器、３・・・入出
力ゲート、 Ｆ！６．１ ＦＩＧ、２ ＦＩＧ、３
Claims (4)
- （１）入力シグナルによるインタナルクロック等を出力
させるクロック発生器（ＣＧ＿１）と、上記クロック発
生器（ＣＧ＿１）の制御によりセンシングシグナル（Ｓ
＿１）をメモリアレイ（１）に供給させるセンシングク
ロック発生器（ＳＣＧ）と上記メモリアレイ（１）のセ
ンシングが完了された出力を感知させるセンシング検出
器（ＳＤ）と、センシング検出器（ＳＤ）の出力に従っ
て制御されるクロック発生器（ＣＧ＿２）とを具備させ
てなるメモリ素子のセンシング検出回路。 - （２）メモリアレイ（１）はワードライン（ＷＬ）選択
によって動作されるメモリセル（２）と、メモリセル（
２）のメモリ入、出力通路を示すトランジスタ（Ｍ＿１
）とコンデンサー（Ｃ＿１）との充放電によって変化さ
れるビットライン（ＢＬ、■）から構成されてセンシン
グクロックを出力させてセンシングされるようにしたこ
とを特徴とする請求項１に記載のメモリ素子のセンシン
グ検出回路。 - （３）センシング検出器（ＳＤ）は、電源（Ｖ＿ｃ＿ｃ
）を供給させるＰＭＯＳトランジスタ（Ｍ＿１＿０、Ｍ
＿１＿１）と、センシング出力（Ｓ＿２）によって駆動
されるＰＭＯＳトランジスタ（Ｍ＿１＿２）ＮＭＯＳト
ランジスタ（Ｍ＿１＿３）と、 出力側ＰＭＯＳトランジスタ（Ｍ＿１＿４）ＮＭＯＳト
ランジスタ（Ｍ＿１＿５）とから構成させてなる請求項
１に記載のメモリ素子のセンシング検出回路。 - （４）メモリセル（２）に連結されたワードライン（Ｗ
Ｌ）とラッチレストア（ＬＡ）及びセンシング出力（Ｓ
＿２）の間にビットライン（ＢＬ、■）の出力によって
制御されるＰＭＯＳトランジスタ（Ｍ＿２、Ｍ＿３）及
びＮＭＯＳトランジスタ（Ｍ＿４、Ｍ＿５）とから構成
させてなることを請求項１又は２のいずれかに記載のメ
モリ素子のセンシング検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880002801A KR910002203B1 (ko) | 1988-03-17 | 1988-03-17 | 메모리 소자의 센싱 검출 회로 |
| KR88-2801 | 1988-03-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0271494A true JPH0271494A (ja) | 1990-03-12 |
Family
ID=19272875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63329500A Pending JPH0271494A (ja) | 1988-03-17 | 1988-12-28 | メモリ素子のセンシング検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4959814A (ja) |
| JP (1) | JPH0271494A (ja) |
| KR (1) | KR910002203B1 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331597A (en) * | 1991-03-29 | 1994-07-19 | Kabushiki Kaisha Toshiba | Semiconductor nonvolatile memory apparatus including threshold voltage shift circuitry |
| US5304874A (en) * | 1991-05-31 | 1994-04-19 | Thunderbird Technologies, Inc. | Differential latching inverter and random access memory using same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998390A (ja) * | 1982-11-26 | 1984-06-06 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| JPS6038794A (ja) * | 1983-08-09 | 1985-02-28 | Nec Corp | センスアンプ回路 |
| JPH01159889A (ja) * | 1987-12-16 | 1989-06-22 | Hitachi Ltd | 半導体メモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61142591A (ja) * | 1984-12-13 | 1986-06-30 | Toshiba Corp | 半導体記憶装置 |
| US4780850A (en) * | 1986-10-31 | 1988-10-25 | Mitsubishi Denki Kabushiki Kaisha | CMOS dynamic random access memory |
| JPS63146293A (ja) * | 1986-12-09 | 1988-06-18 | Toshiba Corp | 半導体記憶装置 |
-
1988
- 1988-03-17 KR KR1019880002801A patent/KR910002203B1/ko not_active Expired
- 1988-12-28 US US07/290,991 patent/US4959814A/en not_active Expired - Lifetime
- 1988-12-28 JP JP63329500A patent/JPH0271494A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5998390A (ja) * | 1982-11-26 | 1984-06-06 | Hitachi Ltd | ダイナミツク型ｍｏｓｒａｍ |
| JPS6038794A (ja) * | 1983-08-09 | 1985-02-28 | Nec Corp | センスアンプ回路 |
| JPH01159889A (ja) * | 1987-12-16 | 1989-06-22 | Hitachi Ltd | 半導体メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| KR890015275A (ko) | 1989-10-28 |
| US4959814A (en) | 1990-09-25 |
| KR910002203B1 (ko) | 1991-04-06 |
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