JPH01162173A - 論理のｌｓｉテスト装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 第１図は本発明による高集積度論理ＬＳＩ（以下論理Ｌ
ＳＩと呼ぶ。）の一実施例を示す回路ブロック図である
。

入力端子群１１から入力された、予め準備されたデータ
１２は、組み合わせ論理回路群１３．１４．１５．１６
、およびシフト機能付きフリップ７０ツブ群（以下シフ
ト機能付きＦ／Ｆ群と呼ぶ。

）１７．１８．１９で論理処理され、出力端子群２０か
ら取り出される。シフト機能付きＦ／Ｆ群１７．１８．
１９は共通クロック入力端子２１および共通ホールド制
御入力端子２２に接続される。

以上の構成においては、シフト機能付きＦ／Ｆ群１７．
１８．１９は簡単のため、データが入力から出力へ流れ
るものとしている。また、組み合わせ論理回路群１３．
１４．１５．１６は、実際にはいろいろの組み合わせ回
路の集合として与えられるが、基本的には図に示した形
で代表させることができ、ここでは煩雑さをさけるため
、簡単化しである。

なお、シフト機能付きＦ／Ｆ群１７．１８．１９のうち
、例えば、Ｆ／Ｆ群１７から組み合わせ論理回路群１３
を通してＦ／Ｆ群１８への経路は　５装置のクロックレ
イト内で動作するゲートの段数以下のデイレ−値を持つ
とする。またＦ／Ｆ群１８から組み合わせ論理回路群１
４を通してＦ／Ｆ群１９への経路に対しても同様である
。

本論理ＬＳＩのテストは、論理ＬＳＩテスタを利用して
行われ、従ってその最高速クロックレイトで決まる速度
以上の高速テストは不可能である。

また、高速動作時のデイレ−不良などは、装置に実装し
た後に検出される。

次に動作について説明する。第２図および第３図は本実
施例によるテストを行った場合のタイミング図である。

第２図はシフト機能動作時のタイミング図を示し、第３
図は通常動作時のタイミング図を示したものである。

先ず第２図に示したシフト機能動作時について説明する
。このモードではデータ１２の取り込みが行われる。す
なわち、共通クロック入力端子２１から共通クロック信
号２６（第２図〈ｂ））が複数のシフト機能付きＦ／Ｆ
群１７．１８．１９に共通に与えられる。これと同期し
て、共通ホールド制御入力端子２２から共通ホールド制
御入力信号２７（第２図（Ｃ））が同様に複数のシフト
機能付きＦ／Ｆ群１７．１８．１９に共通に与えられる
。後者の共通ホールド制御入力信号２３は（第２図（Ｃ
））は、別に与えるテスタクロック２８（第２ｖＡ（ａ
））内で共通りＣｌツク信号２６（第２図（ｂ））が１
パルス分だけ有効となるようにホールド条件が制御され
る。

次に、このように取り込んだデータは第３図に示したよ
うに通常動作モードで高速にテストされる。この場合は
、テスタクロツタ２８（第３図（ａ））内で、共通クロ
ック信号２６（第３図（ｂ））が２パルス分だけ有効と
なるように共通ホールド制御入力信号２３（第３図（Ｃ
））のホールド条件が制御される。

ここで、テスト用共通クロック信号２６のクロック周期
を、被テスト論理ＬＳＩの最高クロックレイト以上に設
定すれば高速テストが簡単に可能になる。以上説明した
ように、第２図と第３図に示したシフト機能動作と通常
動作モードを適切に組み合わせれば、低速の論理ＬＳＩ
テスタを利用して論理ＬＳＩの高速テストが可能になる
。但し、テストデータは注目するＦ／Ｆ群からＦ／Ｆ群
までの経路が活性化されるように作成しなげればならな
い。

〔発明の効果〕

以上説明したように本発明による論理ＬＳＩテスタ装置
は、論理ＬＳＩに共通してクロック信号とホールド制御
信号を与えることにより、現状の論理ＬＳＩテスタでは
不可能な論理ＬＳＩの高速テストを可能にする効果があ
る。

更に、クロックを連続的に与えることにより実使用クロ
ックレイトに対応したクロックレイトを精度良く設定で
きる効果がある。従って今まで困難であった高速テスト
の実施により、より性能の高い論理ＬＳＩを提供できる
効果がある。

【図面の簡単な説明】 第１図は本発明による高集積度論理ＬＳＩの一実施例を
示す回路ブロック図、第２図は第１図の実施例のシフト
機能動作時のタイミングを示す図、第３図は同様に、第
１図の実施例の通常動作モード時のタイミングを示す図
である。 １１・・・・・・入力端子群、 １３．１４．１５．１６ ・・・・・・組み合わせ論理回路群、 １７．１８．１９・・・・・・シフト機能付きＦ／Ｆ群
、２０・・・・・・出力端子、 ２１・・・・・・共通クロック入力端子、２２・・・・
・・共通ホールド制御入力端子。

Claims (1)

1. 【特許請求の範囲】 データを入力する入力端子群と、被テスト高集積度論理
   ＬＳＩの一部をなし、共通クロック信号で動作し、この
   共通クロック信号に同期する共通ホールド制御信号で全
   てホールドされ、その制御によりデータを取り込む複数
   のシフト機能付きフリップフロップ群と、 前記入力端子群に接続され、かつ前記複数のシフト機能
   付きフリップフロップ群に接続され、これらの複数のシ
   フト機能付きフリップフロップ群と共に、これらに取り
   込んだ前記データを通常モードで処理し、出力する複数
   の組み合わせ論理回路群と、 これらの複数の組み合わせ論理回路群に接続され、前記
   複数のシフト機能付きフリップフロップ群に共通クロッ
   ク信号および共通ホールド制御信号の下で取り込まれ、
   これらと共に前記複数の組み合わせ論理回路により通常
   モードで処理され、出力されたデータを外部に取り出す
   出力端子群と、前記複数のシフト機能付きフリップフロ
   ップ群に共通に接続され、これらのフリップフロップ群
   にデータを設定する共通クロック信号を入力する共通ク
   ロック入力端子と、 同様に前記複数のシフト機能付きフリップフロップ群に
   共通に接続され、これらのフリップフロップ群をホール
   ドする共通ホールド制御信号を入力する共通ホールド制
   御信号入力端子 とを具備することを特徴とする論理ＬＳＩテスと装置。