JPH01162200U - - Google Patents

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JPH01162200U
JPH01162200U JP5771288U JP5771288U JPH01162200U JP H01162200 U JPH01162200 U JP H01162200U JP 5771288 U JP5771288 U JP 5771288U JP 5771288 U JP5771288 U JP 5771288U JP H01162200 U JPH01162200 U JP H01162200U
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JP
Japan
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flip
flop circuit
address
bit
flop
Prior art date
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Pending
Application number
JP5771288U
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Publication date
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【図面の簡単な説明】
第１図は本考案を実施したシフト・レジスタの
構成図、第２図は従来のシフト・レジスタの構成
図、第３図はシフト・レジスタを用いたラダー・
ダイアグラムの例を表わす図である。 １；第１のデコーダ、２；第２のデコーダ、Ａ
Ｂ；アドレス・バス、ＤＢ；データ・バス、ＳＲ
０，ＳＲ１，…，ＳＲ７；フリツプフロツプ回路
、Ｂ０，Ｂ１，…，Ｂ７；バツフア。

Claims (1)

    【実用新案登録請求の範囲】
  1. ビツト情報を格納するフリツプフロツプ回路群
    より構成され、前記ビツト情報をシフトするシフ
    ト・レジスタにおいて、各フリツプフロツプ回路
    に格納される各ビツト情報に１アドレスを割り付
    け、各フリツプフロツプ回路の出力線をデータ・
    バスの所定の１本の信号線に接続し、ＣＰＵから
    読み出しアドレスが送出された場合にこの読み出
    しアドレスに対応する前記各々のフリツプフロツ
    プ回路の出力の１個を有効とする選択手段と、前
    記データ・バスの１本を前記ＣＰＵからのデータ
    入力として割り当てて先頭アドレスのフリツプフ
    ロツプ回路に与え、ビツト・シフトの際に各フリ
    ツプフロツプ回路にシフト・クロツクを供給する
    シフト手段とを有するシフト・レジスタ。
JP5771288U 1988-04-28 1988-04-28 Pending JPH01162200U (ja)

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JP5771288U JPH01162200U (ja) 1988-04-28 1988-04-28

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JP5771288U JPH01162200U (ja) 1988-04-28 1988-04-28

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JPH01162200U true JPH01162200U (ja) 1989-11-10

Family

ID=31283556

Family Applications (1)

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JP5771288U Pending JPH01162200U (ja) 1988-04-28 1988-04-28

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JP (1) JPH01162200U (ja)

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