JPH0734191B2 - バス制御回路 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はバス制御回路に関し、特にマイクロプロセッサ
等のレジスタのビット転送制御を行うバス制御回路に関
する。

〔従来の技術〕

第３図は従来のバス制御回路の１例の回路図である。こ
の例は、４本の入出力信号線１−1,1−2,1−3,1−４の
それぞれから、入力制御信号線２上の入力制御信号が
“1"となる第１のタイミングでビット毎にデータを取込
み出力制御信号線３上の出力制御信号が“1"となる第２
のタイミングで入出力信号線１−1,1−2,1−3,1−４の
それぞれにビット毎にデータを出力する４ビットのデー
タレジスタ４を備えたバス制御回路である。

５はプリチャージ制御信号線で、プリチャージ・トラン
ジスタ６−1,6−2,6−3,6−４を制御してそれぞれ入出
力信号線１−1,1−2,1−3,1−４をプリチャージするた
めに設けられている。

４ビットのデータレジスタ４は部分レジスタ４−1,4−
2,4−3,4−４からなっている。部分レジスタ４−１を例
にとって説明すると、入力制御信号線２を接続されたク
ロックド・インバータ７は入出力信号線１−１上の信号
を反転してダイナミック・ラッチ回路（以下単にラッチ
回路と記す）８に伝達する。ラッチ回路８はインバータ
9,10と制御信号線11をゲートに接続されたトランジスタ
12とからなっている。ラッチ回路８の出力はトランジス
タ13のゲートに接続されている。トランジスタ13とトラ
ンジスタ14は直列接続されて入出力信号線１−１と接地
端子間に捜入されている。データレジスタ４は同一のタ
イミングで各ビットに信号を取込み又は出力する動作を
行なう。

第４図は従来のバス制御回路の他の例の回路図である。

第３図の例と違うところは、部分レジスタ４−1,4−2,
…のそれぞれに入力制御信号線２−1,2−2,…、出力制
御信号線３−1,3−2,…が接続されていることである。
これだとデータの入出力制御がビット別に可能となる
が、多数の配線が必要となる。

〔発明が解決しようとする問題点〕

上述したように、従来のバス制御回路のうち第３図に示
したものはデータレジスタのビット別の入出力制御がで
きないので使用に不便であり、第４図に示したものはデ
ータレジスタのビット数分の制御信号線が必要となるた
め、集積回路化に際して障害となるという問題点があ
る。

本発明の目的は、レジスタ入出力制御がビット別に可能
で且つ集積回路に適したバス制御回路を提供することに
ある。

〔問題点を解決するための手段〕

本発明のバス制御回路は、任意の正整数をｎとして、ｎ
本の入出力信号線と、前記ｎ本の入出力信号線のそれぞ
れから、第１のタイミングでビット毎にデータを取込み
第２のタイミングで前記ｎ本の入出力信号線のそれぞれ
にビット毎にデータを出力するｎビットのデータレジス
タとを備えたバス制御回路において、前記ｎ本の入出力
信号線のそれぞれと前記ｎビットのデータレジスタの入
力側にビット毎に挿入されたｎ個の伝達ゲートをその出
力で制御する、前記ｎ本の入出力信号線のそれぞれから
第３のタイミングでビット毎に入力制御データを取込む
ｎビットの入力制御レジスタ、又は前記ｎビットのデー
タレジスタの出力信号をビット毎に対応する前記入出力
信号線へ伝達することをその出力で制御する、前記ｎ本
の入出力信号線のそれぞれから第４のタイミングで出力
制御データを取込むｎビットの出力制御レジスタの少な
くともいずれか一方を有するものである。

〔実施例〕

次に、本発明の実施例について図面を参照して説明す
る。

第１図は本発明の一実施例の回路図である。

この実施例は、４本の入出力信号線１−1,1−2,1−3,1
−４と、これらの入出力信号線のそれぞれから、入出力
制御信号線２上の入力制御信号S₁が“1"となる第１のタ
イミングでビット毎にデータを取込み出力制御信号線３
上の出力制御信号S₂が“1"となる第２のタイミングで４
本の入出力信号線１−1,1−2,1−3,1−４のそれぞれに
ビット毎にデータを出力する４ビットのデータレジスタ
4aとを備えたバス制御回路において、４本の入出力信号
線１−1,1−2,1−3,1−４のそれぞれと４ビットのデー
タレジスタ4aの入力側にビット毎に挿入された４個の伝
達ゲート15−1,…をその出力で制御する、４本の入出力
信号線１−1,1−2,1−3,1−４のそれぞれから入力制御
信号線16上の入力制御信号S₃が“1"となる第３のタイミ
ングでビット毎に入力制御データを取込む４ビットの入
力制御レジスタ17、及び４ビットのデータレジスタ4aの
出力信号とビット毎に対応する入出力信号線へ伝達する
ことをその出力で制御する、４本の入出力信号線１−1,
1−2,1−3,1−４のそれぞれから入力制御信号線18上の
入力制御信号S₄が“1"となる第４のタイミングで出力制
御データを取込む４ビットの出力制御レジスタ19とを有
するものである。

データレジスタ4aは、第３図に示したデータレジスタ４
とほぼ同じもので、各ビット毎に入力側に伝達ゲート15
−1,…、出力側にトランジスタ24−1,…が設けられてい
る点に相違があるだけである。入力制御レジスタ17及び
出力制御レジスタ19は、第３図，第４図のラッチ回路８
と同型のラッチ回路からなっている。22−１〜22−4,23
−１〜23−４はクロッドインバータである。入力制御レ
ジスタ17,データレジスタ4a,出力制御レジスタ19を構成
する各ラッチ回路にはそれぞれクロックφ_２が加えられ
る。

次に、この実施例の動作について説明する。

第２図はこの実施例の動作を説明するための信号波形図
である。

入力制御信号線16上の入力制御信号S₃が“1"になると入
出力信号線１−1,1−2,1−3,1−４のそれぞれに加えら
れている信号がクロックドインバータ22−1,22−2,22−
3,22−４を介して反転されて入力制御レジスタ17の各ビ
ットに取込まれ、その出力は伝達ゲート15−1,…を制御
する。入力制御レジスタの出力が“1"のビットでは伝達
ゲートがオンとなるので、入力制御信号線２上の入力制
御信号S₁が“1"となるタイミングで入出力信号線上のデ
ータ（S₃が“1"となるタイミングにおけるデータと同じ
ではない）が反転して対応する部分データレジスタに格
納される。入力制御レジスタの出力が“0"のビットでは
伝達ゲートがオフとなるので対応する部分データレジス
タの内容は変らない。

従って、データレジスタ4aの任意のビットにデータを書
込むことができるし、データの書込みを禁止することも
できる。言換えればビット数１から４までの幅の入力制
御が可能となる。

次に、入力制御線18上の入力制御信号S₄が“1"となるタ
イミングで入力信号線上のデータが反転して出力制御レ
ジスタ19の各ビットに取込まれ、その出力はトランジス
タ24−1,…を制御する。出力制御レジスタ19の出力が
“1"のビットでは24−１で例示したトランジスタに相当
するトランジスタがオンとなるので、出力制御信号線３
上の信号S₂が“1"となるタイミングでデータレジスタ4a
の内容が“1"のビットでは、入出力信号線に“0"を出力
する。同様にデータレジスタ4aの内容が“0"のビットで
は入出力信号線の電位は変化しない。

従って、データレジスタ4aの任意のビットのデータを読
出すこともできるし、データの読出しを禁止することも
できる。言換えればビット数１から４までの幅の出力制
御が可能となる。

次に、本発明の応用について述べる。

第５図は従来のバス制御回路を用いたマイクロコンピュ
ータにおける論理演算の一例を説明するためのデータフ
ォーマット図である。

データＡとデータＢとからデータABを作る場合、まず、
ステップ１においてロード命令を実行してデータＢをア
キュムレータにロードし、ステップ２でシフト命令を実
行し、ステップ３でデータＡとシフトしたデータＢの論
理和をとり、その結果であるデータABをステップ４で所
定のレジスタへ格納する。合計４つのステップが必要で
ある。

第６図は本発明のバス制御回路を用いたマイクロコンピ
ュータにおける論理演算の一例を説明するためのデータ
フォーマット図である。

従来と同様に、データＡとデータＢとからデータABを作
る場合、まず、ステップ１においてロード命令を実行し
てデータＢをアキュムレータにロードし、ステップ２で
シフト命令を実行し、ステップ３でシフトしたデータＢ
を、予めデータＡを格納しているレジスタへ転送すれ
ば、データABがそのレジスタに格納される。合計３つの
ステップですむ訳である。

これはデータＡを格納しているレジスタの所定の数ビッ
トの内容のみをアキュムレータの内容に応じて変更でき
るからである。第５図の場合、ステップ２におけるアキ
ュムレータの内容をステップ３でデータＡが格納されて
いるレジスタへ転送すると、そのレジスタのデータはア
キュムレータの内容と同じになってしまう。これはビッ
ト毎の制御ができないからである。

一般にマイクロ命令のオペランドには、演算と転送が同
時に記されるので、本発明のバス制御回路を用いれば、
データ処理の効率化が図れる。

以上の説明において、データレジスタのビット数が大き
くなっても、制御信号線の数は変えなくてよいので、本
発明のバス制御回路は集積回路に適しているといえる。

〔発明の効果〕

以上説明したように本発明は、同一バス上にデータレジ
スタとこれを制御する制御レジスタを設けることによ
り、データレジスタのビット数の範囲内で任意のビッ
ト、任意のビット幅でデータの入出力を行うことがで
き、バス制御回路の性能が向上するという効果がある。
更に、制御レジスタを制御する制御信号線の本数はデー
タレジスタのビット数に無関係であるから集積回路に適
しているという利点もある。

【図面の簡単な説明】

第１図は本発明の一実施例の回路図、第２図は一実施例
の動作を説明するための信号波形図、第３図は従来のバ
ス制御回路の１例の回路図、第４図は従来のバス制御回
路の他の例の回路図、第５図は従来のバス制御回路を用
いたマイクロコンピュータにおける論理演算の一例を説
明するためのデータフォーマット図、第６図は本発明の
バス制御回路を用いたマイクロコンピュータにおける論
理演算の一例を説明するためのデータフォーマット図で
ある。 １−１〜１−４……入出力信号線、２……入力制御信号
線、３……出力制御信号線、4,4a……データレジスタ、
４−１〜４−4,4a−1,4a−４……部分レジスタ、５……
プリチャージ信号線、６−１〜６−４……プリチャージ
トランジスタ、７……クロッド・インバータ、８……ラ
ッチ回路、9,10……インバータ、11……制御信号線、1
2,13,14……トランジスタ、15−１……伝達ゲート、16
……入力制御信号線、17……入力制御レジスタ、18……
入力制御信号線、19……出力制御レジスタ、20,21……
制御信号線、22−１〜22−4,23−１〜23−４……クロッ
クド・インバータ、24−１……トランジスタ、S₁,S₃…
…入力制御信号、S₂,S₄……出力制御信号、φ₁,φ_２…
…クロック。

Claims (1)

【特許請求の範囲】
1. 【請求項１】任意の正整数をｎとして、ｎ本の入出力信
   号線と、前記ｎ本の入出力信号線のそれぞれから第１の
   タイミングでビット毎にデータを取込み、第２のタイミ
   ングで前記ｎ本の入出力信号線のそれぞれにビット毎に
   データを出力するｎビットのデータレジスタとを備えた
   バス制御回路において、前記ｎ本の入出力信号線のそれ
   ぞれと前記ｎビットのデータレジスタの入力側にビット
   毎に挿入されたｎ個の伝達ゲートをその出力で制御す
   る、前記ｎ本の入出力信号線のそれぞれから第３のタイ
   ミングでビット毎に入力制御データを取込むｎビットの
   入力制御レジスタ、又は前記ｎビットのデータレジスタ
   の出力信号をビット毎に対応する前記入出力信号線へ伝
   達することをその出力で制御する、前記ｎ本の入出力信
   号線のそれぞれから第４のタイミングで出力制御データ
   を取込むｎビットの出力制御レジスタの少なくともいず
   れか一方を有することを特徴とするバス制御回路。