JPH0433146U - - Google Patents

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JPH0433146U
JPH0433146U JP7356690U JP7356690U JPH0433146U JP H0433146 U JPH0433146 U JP H0433146U JP 7356690 U JP7356690 U JP 7356690U JP 7356690 U JP7356690 U JP 7356690U JP H0433146 U JPH0433146 U JP H0433146U
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JP
Japan
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circuit
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fifo
register
input
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JP7356690U
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  • Techniques For Improving Reliability Of Storages (AREA)

Description

【図面の簡単な説明】
第１図はこの考案の一実施例によるＦＩＦＯ装
置を示す構成図、第２図はこの考案の一実施例に
よる書き込み信号のタイミングを示す説明図、第
３図はこの考案の一実施例による読み出し信号の
タイミングを示す説明図、第４図はこの考案に係
る一実施例のＦＩＦＯ素子を示す説明図、第５図
は従来のＦＩＦＯメモリ装置を示す構成図、第６
図は従来のＦＩＦＯメモリ装置の一例を示す説明
図である。 図において、１は複数のデジタル信号入力、２
はＦＩＦＯ素子、３はデータ書き込み信号、４は
第１の３パルス発生回路、５は第１の３入力ＯＲ
回路、６は新たな書き込み信号、７はデータ読み
出し信号、８は第２の３パルス発生回路、９は第
１の読み出し信号、１０は第２の読み出し信号、
１１は第３の読み出し信号、１２は第２の３入力
ＯＲ回路、１３は新たな読み出し信号、１４は複
数のＦＩＦＯ読み出しデータ信号、１５は第１の
レジスタ、１６は第２のレジスタ、１７は３入力
多数決回路、１８は複数の多数決データ信号であ
る。なお、図中、同一符号は同一、または相当部
分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数のデジタル信号を入力するＦＩＦＯ（Ｆｉ
    ｒｓｔ−Ｉｎ Ｆｉｒｓｔ−Ｏｕｔ）素子と、デ
    ータ書き込み信号を入力し時間的にずれた３つの
    パルスを発生する第１の３パルス発生回路と、上
    記第１の３パルス発生回路の３つの出力をそれぞ
    れ入力し上記ＦＩＦＯ素子に出力する第１の３入
    力ＯＲ回路と、データ読み出し信号を入力し、時
    間的にずれた３つのパルスを発生する第２の３パ
    ルス発生回路と、上記第２の３パルス発生回路の
    ３つの出力をそれぞれ入力し上記ＦＩＦＯ素子に
    出力する第２の３入力ＯＲ回路と、上記ＦＩＦＯ
    素子の複数の出力データ信号を入力し上記第２の
    ３パルス発生回路の１つの出力のタイミングでデ
    ータをラツチする第１のレジスタと、上記ＦＩＦ
    Ｏ素子の複数の出力データ信号を入力し上記第２
    の３パルス発生回路の別の１つの出力タイミング
    でデータをラツチする第２のレジスタと、上記Ｆ
    ＩＦＯ素子の複数の出力データ信号と上記第１の
    レジスタの出力データ信号および上記第２のレジ
    スタの出力データ信号を入力し、それぞれビツト
    毎に多数決論理をとる３入力多数決回路と、を備
    えたＦＩＦＯメモリ装置。
JP7356690U 1990-07-11 1990-07-11 Pending JPH0433146U (ja)

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JP7356690U Pending JPH0433146U (ja) 1990-07-11 1990-07-11

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JP (1) JPH0433146U (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014186704A (ja) * 2013-03-25 2014-10-02 Fujitsu Ltd データ記憶装置及びデータ記憶方法

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* Cited by examiner, † Cited by third party
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JP2014186704A (ja) * 2013-03-25 2014-10-02 Fujitsu Ltd データ記憶装置及びデータ記憶方法

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