JPH01162490A - マスタクロック発生回路 - Google Patents
マスタクロック発生回路Info
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- JPH01162490A JPH01162490A JP62322549A JP32254987A JPH01162490A JP H01162490 A JPH01162490 A JP H01162490A JP 62322549 A JP62322549 A JP 62322549A JP 32254987 A JP32254987 A JP 32254987A JP H01162490 A JPH01162490 A JP H01162490A
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- JP
- Japan
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- circuit
- pulse
- track jump
- reset
- master clock
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Links
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- GMVPRGQOIOIIMI-DWKJAMRDSA-N prostaglandin E1 Chemical group CCCCC[C@H](O)\C=C\[C@H]1[C@H](O)CC(=O)[C@@H]1CCCCCCC(O)=O GMVPRGQOIOIIMI-DWKJAMRDSA-N 0.000 claims abstract description 16
- 238000000926 separation method Methods 0.000 claims 1
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- 230000010363 phase shift Effects 0.000 abstract description 2
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Landscapes
- Synchronizing For Television (AREA)
- Television Signal Processing For Recording (AREA)
- Color Television Systems (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明は再生ＭＵＳＥ信号を処理するに適したＭＵＳＥ
デコーダのマスタクロック発生回路に関する。
デコーダのマスタクロック発生回路に関する。
（ロ）従来の技術
高品位映像４８号を帯域圧縮して成る所謂ＭＵＳＥ信号
は、ＭＵＳＥデコーダに於てディジタル処理されて元の
高品位映像偏置に変換される。このＭ（ＪＳＥデコーダ
のデジタル処理をするためのマスタクロックは、ＭＵＳ
Ｅ信号に含まれるフレーム同期・信号と水平同期信号に
位相ロックするＰＬ、Ｌ回路をより形成導出される。こ
のＰＬＬＩｊａｌ路の応答を良くするため出頓人は先に
特頗昭６２−３１７４９号に於て第４図に示す様なマス
タクロック発生回ｌＩ３を提イした。
は、ＭＵＳＥデコーダに於てディジタル処理されて元の
高品位映像偏置に変換される。このＭ（ＪＳＥデコーダ
のデジタル処理をするためのマスタクロックは、ＭＵＳ
Ｅ信号に含まれるフレーム同期・信号と水平同期信号に
位相ロックするＰＬ、Ｌ回路をより形成導出される。こ
のＰＬＬＩｊａｌ路の応答を良くするため出頓人は先に
特頗昭６２−３１７４９号に於て第４図に示す様なマス
タクロック発生回ｌＩ３を提イした。
この回路は大別してＰ Ｌ Ｌ ｌ！１ｌｊｌ路（１）
とリセット回路（２）より成り、ＰＬＬ回Ｉ＠ＩＩＩは
、まずＭＵＳＥ曹号をＡＤ変換回路：３）へ入力して得
られるＡＤｆ換データを入力している。このＡＯＺ換デ
ータを入力する位相比較回路（４）は、マスタークロン
ク金分周する分周出力をフィードバックパルスとして入
力して入力し、ＡＤ変換データ中のフレーム同期成分と
水平同期成分との位相比較を為す。位相比較回Ｍｆ４）
はこの比較出力を位相比較出力としてループフィルタ（
５）に入力している。ループフィルタ（５）の出力は、
ＤＡ変換回路・６）に於てアナログ化され、マスタクロ
ック発生用の電圧制御型発振回路ｉ７１の発振周波数を
制御する。このマスタクロックは、第１分周回路（８）
と第２分周回路１】ｌ）に入力さル、第１分周回路（８
）はフレーム同期同期と水平同期周期の分周パルスを形
成導出する。
とリセット回路（２）より成り、ＰＬＬ回Ｉ＠ＩＩＩは
、まずＭＵＳＥ曹号をＡＤ変換回路：３）へ入力して得
られるＡＤｆ換データを入力している。このＡＯＺ換デ
ータを入力する位相比較回路（４）は、マスタークロン
ク金分周する分周出力をフィードバックパルスとして入
力して入力し、ＡＤ変換データ中のフレーム同期成分と
水平同期成分との位相比較を為す。位相比較回Ｍｆ４）
はこの比較出力を位相比較出力としてループフィルタ（
５）に入力している。ループフィルタ（５）の出力は、
ＤＡ変換回路・６）に於てアナログ化され、マスタクロ
ック発生用の電圧制御型発振回路ｉ７１の発振周波数を
制御する。このマスタクロックは、第１分周回路（８）
と第２分周回路１】ｌ）に入力さル、第１分周回路（８
）はフレーム同期同期と水平同期周期の分周パルスを形
成導出する。
またリセット回Ｗ！！（２）は、ＡＩ）変喚出力をフレ
ーム同期イＢ号検出回路（９）に人力してフレーム同期
パルスを形成している。このフレームＩｎパルスハ瘍２
分ｊ同回路旧）より導出されるフレーム周期の分局パル
スと共に一致検出回路１１Ｏ）に入力される。−数構出
回ｌ＠１ｌｌ）は両パルスが一致しない場合にゲーＨ２
）’に開放し、フレーム同期パルスをリセットパルスと
して第１分周回路ＩＩ １１に入力する。その結果第２
分箇回Ｍｔｌｌ＋はフレーム同期引込状態となる迄リセ
ットされ続ける。
ーム同期イＢ号検出回路（９）に人力してフレーム同期
パルスを形成している。このフレームＩｎパルスハ瘍２
分ｊ同回路旧）より導出されるフレーム周期の分局パル
スと共に一致検出回路１１Ｏ）に入力される。−数構出
回ｌ＠１ｌｌ）は両パルスが一致しない場合にゲーＨ２
）’に開放し、フレーム同期パルスをリセットパルスと
して第１分周回路ＩＩ １１に入力する。その結果第２
分箇回Ｍｔｌｌ＋はフレーム同期引込状態となる迄リセ
ットされ続ける。
第４図は、ガにフレームパルス判別回＠ ｔ１４） ト
水平同期信号検出回路（１３）と切換回＋６０５）とを
備えている。
水平同期信号検出回路（１３）と切換回＋６０５）とを
備えている。
平間期宕号全検出し、この同期信号に同期した水平同期
パルスを作成し、前記フレーム（ＦＬ）パルス判別回路
１１４）はフレーム同期信″Ｐｊ検出回路：９）から出
力されるフレーム同期パルスの存無を判別し、前記切換
回路（１５）はそのフレーム同期パルスの不存死時の判
別出力によって図示と逆の状態に切換えられる。即ち、
上記ヤ」別回路す４）で１フレ一ム期間以上に亘ってフ
レーム同期パルスが検出さ在なかったときに、上記切換
回ｗ！ｒ（国によってフレーム同期パルスに代えて水平
同期パルスを導出し、そのＨＬパルスを第１分周回路１
８）にリセットパルスとして与えるようにしている。
パルスを作成し、前記フレーム（ＦＬ）パルス判別回路
１１４）はフレーム同期信″Ｐｊ検出回路：９）から出
力されるフレーム同期パルスの存無を判別し、前記切換
回路（１５）はそのフレーム同期パルスの不存死時の判
別出力によって図示と逆の状態に切換えられる。即ち、
上記ヤ」別回路す４）で１フレ一ム期間以上に亘ってフ
レーム同期パルスが検出さ在なかったときに、上記切換
回ｗ！ｒ（国によってフレーム同期パルスに代えて水平
同期パルスを導出し、そのＨＬパルスを第１分周回路１
８）にリセットパルスとして与えるようにしている。
第５図は前記水平同期信号検出回路（ｌ（至）の具体的
構成例を示しており、この回路（１３）は前記ＭＵＳＥ
盾ザの１サンプル周期相当の遅延時間を有する縦続接続
の６個の遅延回路（１６ａＪ〜（１６ｆ）と、３個のデ
ジタル減算回路（１η〜、１９）と、その６減算回路の
出力がそれぞれ予め設定された所定範囲の値であるとき
に出力を発生する第１〜第３やｊ定回路（２０）〜（四
と、そルら各出力が全て得られたときに出力パルスを発
生する第１ゲート回路（２３１と、その出力パルスを１
水平期間（ＩＨ）遅延せしめるＩＨ遅延回路（詞と、そ
の出力パルスのパルス幅を前後に拡大するパルス幅拡大
回路１２５）と、その出力パルスで前記第１ゲート回路
（２３１の出力パルスをゲートシて収り出す第２ゲート
回路（２（へ）から構成されている。
構成例を示しており、この回路（１３）は前記ＭＵＳＥ
盾ザの１サンプル周期相当の遅延時間を有する縦続接続
の６個の遅延回路（１６ａＪ〜（１６ｆ）と、３個のデ
ジタル減算回路（１η〜、１９）と、その６減算回路の
出力がそれぞれ予め設定された所定範囲の値であるとき
に出力を発生する第１〜第３やｊ定回路（２０）〜（四
と、そルら各出力が全て得られたときに出力パルスを発
生する第１ゲート回路（２３１と、その出力パルスを１
水平期間（ＩＨ）遅延せしめるＩＨ遅延回路（詞と、そ
の出力パルスのパルス幅を前後に拡大するパルス幅拡大
回路１２５）と、その出力パルスで前記第１ゲート回路
（２３１の出力パルスをゲートシて収り出す第２ゲート
回路（２（へ）から構成されている。
すなわち、ＭＵＳＥ信号中の水平同期信号はアナログ信
号波形で示すと、第６図（ａ）のＳｔ 、Ｓ２（これ全
１ライン毎に交互に繰り返す）のようになっているので
、このＭＵＳＥ信号の１喬り合９２サンプリング点間（
％６図中にＡ、Ｂ、Ｃで示す）のレベル差金それぞれ算
出する弔１第２第３減算器１７）ｔ＋８）ｆ１９Ｊノ各
出力値７５Ｅ コノ順に略０，６４．０であれば、４１
１；ｌ第２第３ ！ｌ！ｌＪ定回路・！０）刈Ｌ２２
（７Ｊそれぞれから出力が発生し、そｎに基づいて＠１
ゲート回Ｗｆｔべ、パルス幅拡大回路２０、第２ゲート
回路幅）から第１図（イ）（ロ）し）のパルスがそれぞ
れ得られ、そのパルス（ハ）が前述した水平同期パルス
として収り出さルる訳である。
号波形で示すと、第６図（ａ）のＳｔ 、Ｓ２（これ全
１ライン毎に交互に繰り返す）のようになっているので
、このＭＵＳＥ信号の１喬り合９２サンプリング点間（
％６図中にＡ、Ｂ、Ｃで示す）のレベル差金それぞれ算
出する弔１第２第３減算器１７）ｔ＋８）ｆ１９Ｊノ各
出力値７５Ｅ コノ順に略０，６４．０であれば、４１
１；ｌ第２第３ ！ｌ！ｌＪ定回路・！０）刈Ｌ２２
（７Ｊそれぞれから出力が発生し、そｎに基づいて＠１
ゲート回Ｗｆｔべ、パルス幅拡大回路２０、第２ゲート
回路幅）から第１図（イ）（ロ）し）のパルスがそれぞ
れ得られ、そのパルス（ハ）が前述した水平同期パルス
として収り出さルる訳である。
なお、第６図（ａ）がＭＵＳＥ店号に正確に同期した正
しいサンプリング位相（図中の白丸）になって・ハるの
に封して、同図（ｂｌ及び（ｔＪはサンプリング位相が
ずｎでいる場合であり、これら（ａ）（ｂＨｃ）７）
各場合によって水平同期周期の検出タイミング（図中の
矢印）が最大１サンプル闇期だけずれることになるので
、前記水平同期パルスも同等の位相誤差を生じるが、こ
れは後述のように問題にならない０ さて、このよってして第４図の水平同期・演出回路（１
濁からは常に）ＩＬペルス（第７図（ハ）ンが発モして
いるので、先の説明の如くフレーム同期パルスが発生し
なかった場合は、上記［（Ｌパルスによって第１分周回
路（８）の下位のビットがＩＨに１回ずつリセットされ
る（７）テ、ＰＬＬ［Ｏ１ｌ＠糸ｔ１！ｉｄ Ｍ Ｕ
ＳＥ＠号中の水′ド同期信号によって位相ロックさｎる
よう妨作する。その際、水平同期パルスにぼ萌述のよう
に若干の位相誤差が生じ、従って、ＰＬＬ、Ｉａｌ路系
ｔｔＨは、正確には正規の位相にロックされないが、少
なくともその近傍の位相にロックさ几るので、その後、
フレーム同期パルスが発生して該フレーム同期パルスで
位相ロックがかかるまでの時間が、従来例の場合よりも
大幅に短縮される。
しいサンプリング位相（図中の白丸）になって・ハるの
に封して、同図（ｂｌ及び（ｔＪはサンプリング位相が
ずｎでいる場合であり、これら（ａ）（ｂＨｃ）７）
各場合によって水平同期周期の検出タイミング（図中の
矢印）が最大１サンプル闇期だけずれることになるので
、前記水平同期パルスも同等の位相誤差を生じるが、こ
れは後述のように問題にならない０ さて、このよってして第４図の水平同期・演出回路（１
濁からは常に）ＩＬペルス（第７図（ハ）ンが発モして
いるので、先の説明の如くフレーム同期パルスが発生し
なかった場合は、上記［（Ｌパルスによって第１分周回
路（８）の下位のビットがＩＨに１回ずつリセットされ
る（７）テ、ＰＬＬ［Ｏ１ｌ＠糸ｔ１！ｉｄ Ｍ Ｕ
ＳＥ＠号中の水′ド同期信号によって位相ロックさｎる
よう妨作する。その際、水平同期パルスにぼ萌述のよう
に若干の位相誤差が生じ、従って、ＰＬＬ、Ｉａｌ路系
ｔｔＨは、正確には正規の位相にロックされないが、少
なくともその近傍の位相にロックさ几るので、その後、
フレーム同期パルスが発生して該フレーム同期パルスで
位相ロックがかかるまでの時間が、従来例の場合よりも
大幅に短縮される。
（ハ）発明が解決しようとする問題点
しかし、上述するマスタクロック発生口Ｍ’に擁するＭ
ＵＳＥデコーダは、ビデオディスクプレーヤの再生箸号
を入力することもある。その場ば、ビデオディスクプレ
ーヤがトラックジャンプ金して特殊再生値Ｊ８を形成導
出すると、水平同期周期が不連続となり易い。また、再
生モードによってはフレーム同期パルスが形成されない
様なこともあり得る。
ＵＳＥデコーダは、ビデオディスクプレーヤの再生箸号
を入力することもある。その場ば、ビデオディスクプレ
ーヤがトラックジャンプ金して特殊再生値Ｊ８を形成導
出すると、水平同期周期が不連続となり易い。また、再
生モードによってはフレーム同期パルスが形成されない
様なこともあり得る。
１こ
そこで、不発明はトラックジャン風連幼し水平同期で第
１分周回ｆｒｉｌｌ）の下位のピッ）ｆリセットするこ
とを特徴とする。
１分周回ｆｒｉｌｌ）の下位のピッ）ｆリセットするこ
とを特徴とする。
に）間櫃点を解決するための手段
不発明はＭＵＳＥ信号の水平同期信号に同期するＰＬＬ
回路中のフィードバックパルスの位相をフレーム同期パ
ルスによって規定するマスタクロック発生回路に於て、
トラックジャンプパルスに同期してフィードバックパル
スの位相を水平同期１ｄにて規定することを特徴とする
。
回路中のフィードバックパルスの位相をフレーム同期パ
ルスによって規定するマスタクロック発生回路に於て、
トラックジャンプパルスに同期してフィードバックパル
スの位相を水平同期１ｄにて規定することを特徴とする
。
（ホ））作用
よって、不発明によれば、トラックジャンプによって僅
か位相のずれた水平同期１ｄ号にＰＬＬ回路が膚に追従
することになる。
か位相のずれた水平同期１ｄ号にＰＬＬ回路が膚に追従
することになる。
（へ）実施例
以下、本発明全図示せる一実施例に従い説明する。
本実薙倒は、フレーム同期でＭＵＳＥ店８を角速一定で
記録して成るビデオディスクレコードを、ビデオディス
クプレーヤにて光学再生して得られるＭＵＳＥ信号を入
力するＭＵＳＥデコーダに採用されるマスタクロック発
生回路に本発明を採用するものである。
記録して成るビデオディスクレコードを、ビデオディス
クプレーヤにて光学再生して得られるＭＵＳＥ信号を入
力するＭＵＳＥデコーダに採用されるマスタクロック発
生回路に本発明を採用するものである。
同一回路ブロックに付いては、肖灼を共通にして説明を
割愛する。木実流側の特徴とするところは、トラックジ
ャンプ直置制御回路圀を切換回路（１荀の制御入力とす
る点にある。このジャンプ直置制御回路２７）は、特殊
再生時にピックアップ全トラックジャンプせしめるトラ
ックジャンプパルスと、フィールド周期で発生せしめら
れるフィールドパルスと、フレーム同期パルスと判別出
力と１人力している。このトラックジャンプパルスは、
垂１Ｂブランキング期１ｆｆｉ （Ｂ Ｌ ）中にビデ
オディスクプレーヤより人力される。またフィールドパ
ルスは、第１分周回路（８）より導出せしめられる。更
に、判別出力はＦＬパルス’Ｉ’ｌｌ別回路（１勇より
、またフレーム同期パルスはフレーム同期信号噴出回路
（９）よりそれぞれ導出される。
割愛する。木実流側の特徴とするところは、トラックジ
ャンプ直置制御回路圀を切換回路（１荀の制御入力とす
る点にある。このジャンプ直置制御回路２７）は、特殊
再生時にピックアップ全トラックジャンプせしめるトラ
ックジャンプパルスと、フィールド周期で発生せしめら
れるフィールドパルスと、フレーム同期パルスと判別出
力と１人力している。このトラックジャンプパルスは、
垂１Ｂブランキング期１ｆｆｉ （Ｂ Ｌ ）中にビデ
オディスクプレーヤより人力される。またフィールドパ
ルスは、第１分周回路（８）より導出せしめられる。更
に、判別出力はＦＬパルス’Ｉ’ｌｌ別回路（１勇より
、またフレーム同期パルスはフレーム同期信号噴出回路
（９）よりそれぞれ導出される。
以下、このトラックジャンプ信号制御回路（２７）の前
作に寸いて′第２図の回路図と第３図の信号波形図に従
い説明する。まずビデオディスクプレーヤの起動待に（
儂、フレーム同期パルスが所定周期にないため、１Ｊ別
出力がローレベルとなり、アンド回路（２７ｂ）の切換
制御出力はローレベルとなる。その結果第１分周回路（
８）は水平同期パルスによりリセットされ続けられ、立
上り時の同期引込全迅速になる。
作に寸いて′第２図の回路図と第３図の信号波形図に従
い説明する。まずビデオディスクプレーヤの起動待に（
儂、フレーム同期パルスが所定周期にないため、１Ｊ別
出力がローレベルとなり、アンド回路（２７ｂ）の切換
制御出力はローレベルとなる。その結果第１分周回路（
８）は水平同期パルスによりリセットされ続けられ、立
上り時の同期引込全迅速になる。
次に、フレーム同期周期がＦ５１ｉ−ご間隔となると、
判別出力がハイレベルになりフリップフロップ（２７ａ
）の出力（ＱＪが、切換制御出力として導出さ往る。こ
のフリップフロップ（２７ａ）Ｕ、フレーム同期パルス
によってセットされ乍ら、負のトラックジャンプパルス
全フィールドパルスでラッチしている。従って通常再生
モードではトラックジャンプパルスが発生しないため７
リツグフロツプ（はハイレベルのままとなり、第１分同
出力はフレーム同期パルスでリセットされ続ける。
判別出力がハイレベルになりフリップフロップ（２７ａ
）の出力（ＱＪが、切換制御出力として導出さ往る。こ
のフリップフロップ（２７ａ）Ｕ、フレーム同期パルス
によってセットされ乍ら、負のトラックジャンプパルス
全フィールドパルスでラッチしている。従って通常再生
モードではトラックジャンプパルスが発生しないため７
リツグフロツプ（はハイレベルのままとなり、第１分同
出力はフレーム同期パルスでリセットされ続ける。
再に特殊再生のためトラックジャンプパルスがＭＵＳＥ
信号の垂直でランキング期間に発生せしめら・すると、
フィールドパルスが政のトラックジャンプパルスをラッ
チしてフリップフロッグ出力（Ｑ） ｉ’１． ｏ −
ｖ ヘルとなり直後にフレーム同＋Ｗパルスが発生する
場合にのみハイレベルとさする。従って、第１Ｏ周回路
（８）はトラックジャンプ後水平同期パルスによって位
相を規定され、フレーム同期パルスが発生したときのみ
水平同期パルスによるリセットを解除してフレーム同期
パルスによるリセットが為される。尚不実施例に於てｇ
ＦＪ１分周回路１８）はライン周期の分周回路と、フィ
ールド周期の分周回路とフレーム同期の分周回路を直列
的に接続し、切換回路よりフレーム同期パルスが入力さ
れる場合には、３個の分同回路全てをリセットし、水平
同期パルスが入力される場合には下位のライン同期の分
周回路のみをリセットｒるものとする。
信号の垂直でランキング期間に発生せしめら・すると、
フィールドパルスが政のトラックジャンプパルスをラッ
チしてフリップフロッグ出力（Ｑ） ｉ’１． ｏ −
ｖ ヘルとなり直後にフレーム同＋Ｗパルスが発生する
場合にのみハイレベルとさする。従って、第１Ｏ周回路
（８）はトラックジャンプ後水平同期パルスによって位
相を規定され、フレーム同期パルスが発生したときのみ
水平同期パルスによるリセットを解除してフレーム同期
パルスによるリセットが為される。尚不実施例に於てｇ
ＦＪ１分周回路１８）はライン周期の分周回路と、フィ
ールド周期の分周回路とフレーム同期の分周回路を直列
的に接続し、切換回路よりフレーム同期パルスが入力さ
れる場合には、３個の分同回路全てをリセットし、水平
同期パルスが入力される場合には下位のライン同期の分
周回路のみをリセットｒるものとする。
（ト）発明の効果
よって、不発明によれば、特殊再生時のトラックジャン
プに伴って生ずるＰＬＬ回路の位相ず７′Ｌを解消する
ことが出来その効果は大である。
プに伴って生ずるＰＬＬ回路の位相ず７′Ｌを解消する
ことが出来その効果は大である。
′−−第１図は不発明
の一実施例を示す回路ブロック図、第２図は要部回路図
、第３図１はその動作波形説明図、第４図は従来回路の
回路ブロック図、第５図は＃部回路図、第６図は水平同
期区間の信号波形説明図、第７図７リツプフロツグ、（
２７ｂ）・・・アンド回路、ｔｓ＋・・・第１分周回路
。
、第３図１はその動作波形説明図、第４図は従来回路の
回路ブロック図、第５図は＃部回路図、第６図は水平同
期区間の信号波形説明図、第７図７リツプフロツグ、（
２７ｂ）・・・アンド回路、ｔｓ＋・・・第１分周回路
。
Claims (1)
- （１）ビデオディスクプレーヤより得られる再生ＭＵＳ
Ｅ信号を入力するＭＵＳＥデコーダ内に、前記再生ＭＵ
ＳＥ信号中の水平垂直同期成分に同期するマスタクロッ
ク発生回路をＰＬＬ回路とリセット回路にて構成し、前
記ＰＬＬ回路内でマスタクロックを分周してフィードバ
ック出力を発生する分周回路を前記リセット回路より得
られる水平同期成分又は垂直同期成分にてリセットする
マスタクロック発生回路に於て、 前記ビデオディスクプレーヤより得られるトラックジャ
ンプパルス発生時に前記分周回路を前記水平同期分離回
路にて分周することを特徴とするマスタクロック発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322549A JPH01162490A (ja) | 1987-12-18 | 1987-12-18 | マスタクロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62322549A JPH01162490A (ja) | 1987-12-18 | 1987-12-18 | マスタクロック発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01162490A true JPH01162490A (ja) | 1989-06-26 |
Family
ID=18144912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62322549A Pending JPH01162490A (ja) | 1987-12-18 | 1987-12-18 | マスタクロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01162490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001296856A (ja) * | 2000-04-14 | 2001-10-26 | Mitsubishi Electric Corp | オーバーレイ装置 |
-
1987
- 1987-12-18 JP JP62322549A patent/JPH01162490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001296856A (ja) * | 2000-04-14 | 2001-10-26 | Mitsubishi Electric Corp | オーバーレイ装置 |
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