JPH01163853A - アドレス変換装置 - Google Patents
アドレス変換装置Info
- Publication number
- JPH01163853A JPH01163853A JP62321232A JP32123287A JPH01163853A JP H01163853 A JPH01163853 A JP H01163853A JP 62321232 A JP62321232 A JP 62321232A JP 32123287 A JP32123287 A JP 32123287A JP H01163853 A JPH01163853 A JP H01163853A
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- JP
- Japan
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- address
- main memory
- reference request
- memory reference
- real
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、主記憶を通常のプログラムからは参照できな
いハードウェア用エリアと通常のプログラムが参照する
ソフトウェア用エリアに分割し℃使用するデータ処理装
置に？けるアドレス変換装置に関する。
いハードウェア用エリアと通常のプログラムが参照する
ソフトウェア用エリアに分割し℃使用するデータ処理装
置に？けるアドレス変換装置に関する。
近年、主記憶上に通常のプログラムが参照するソフトウ
ェア用エリア＜８０Ａ）の他に１通常のプログラムから
はアクセスできないハードウェア用ｃＨ８Ａ）を割出て
、ハードウェアのみがＨ８Ａを参照できるようにしたシ
ステムが実現されている。
ェア用エリア＜８０Ａ）の他に１通常のプログラムから
はアクセスできないハードウェア用ｃＨ８Ａ）を割出て
、ハードウェアのみがＨ８Ａを参照できるようにしたシ
ステムが実現されている。
第２図はこのようなシステムの主記憶を示したもので、
主記憶２１は境界アドレス２４によｐ 、 ８ＵＡ２２
とＨ８Ａ２５に分割され又いる。なお、境界アドレス２
４よシ下位のエリアが８ＵＡ 、上位のエリアがＨ８Ａ
とする。
主記憶２１は境界アドレス２４によｐ 、 ８ＵＡ２２
とＨ８Ａ２５に分割され又いる。なお、境界アドレス２
４よシ下位のエリアが８ＵＡ 、上位のエリアがＨ８Ａ
とする。
従来、このようなシステムを実現する場合、特願昭５９
−２０１６７１号に記載のように、使用頻度の高い論理
アドレスと実アドレスの対を格納したアドレス変換バッ
ファ（ＴＬＢ ）の各エントリ対応に該エントリ内の実
アドレスがＨ８Ａを指し℃いるか否かを示すフラグを設
けて、ＴＬＢを参照した時に、咳フラグと該主記憶参照
要求に付随し。
−２０１６７１号に記載のように、使用頻度の高い論理
アドレスと実アドレスの対を格納したアドレス変換バッ
ファ（ＴＬＢ ）の各エントリ対応に該エントリ内の実
アドレスがＨ８Ａを指し℃いるか否かを示すフラグを設
けて、ＴＬＢを参照した時に、咳フラグと該主記憶参照
要求に付随し。
該要求がＨ８人を参照するか否かを示す情報（Ｈ８Ａア
クセスビット）とを比較し、不一致の場合はＴＬＢに未
登録であると判定して通常のアドレス変換を行っていた
。
クセスビット）とを比較し、不一致の場合はＴＬＢに未
登録であると判定して通常のアドレス変換を行っていた
。
通常、Ｈ８Ａへの参照の際にハードウェアが指定する論
理アドレスは実アドレスとして扱われる。
理アドレスは実アドレスとして扱われる。
何故なら、ハードウェアはソフトウェアが管理するアド
レス変換テーブルを操作することができないので、仮想
アドレスを用いてＨ８Ａを参照することは困難となるか
らである。
レス変換テーブルを操作することができないので、仮想
アドレスを用いてＨ８Ａを参照することは困難となるか
らである。
従って、上記方法を用いた場合、アドレス変換を起動し
た主記憶参照要求がＨ８Ａを参照するもの（Ｈ８Ａアク
七スピット＝１１１）でありた場合、該主記憶参照要求
の＠理アドレス（実際の内容は実アドレス）の値をその
まま実アドレスとした変換対がＴＬＢに登録されること
になる。
た主記憶参照要求がＨ８Ａを参照するもの（Ｈ８Ａアク
七スピット＝１１１）でありた場合、該主記憶参照要求
の＠理アドレス（実際の内容は実アドレス）の値をその
まま実アドレスとした変換対がＴＬＢに登録されること
になる。
上記従来技術では、Ｈ８Ａ参照の際の論理アドレスがそ
のまま実アドレスとして扱われるため、Ｈ８ＡＯ主記憶
上での位置を変更すると、ハードウェアか指定するＨ８
人の論理アドレスも変更しなければならす、保守性の面
で問題があった。
のまま実アドレスとして扱われるため、Ｈ８ＡＯ主記憶
上での位置を変更すると、ハードウェアか指定するＨ８
人の論理アドレスも変更しなければならす、保守性の面
で問題があった。
さらに、論理アドレス空間よシ大きな実アドレス空間を
持つデータ処理装置では、論理アドレス空間の最大アド
レスよシ大きな実アドレスを持つＨ８Ａを参照すること
が不可能であるため、Ｈ８Ａに割当てることが可能な実
アドレス空間が論理アドレス空間の最大アドレス以下に
制限されるという問題があった。通常５ＵＡＩＣは実記
憶の０番地から始まる連続した空間を割当てるため、Ｈ
８人に割当てられるのは、実装されている実記憶空間の
最上位の空間である。従って上記の制限は大変厳しいも
のである。
持つデータ処理装置では、論理アドレス空間の最大アド
レスよシ大きな実アドレスを持つＨ８Ａを参照すること
が不可能であるため、Ｈ８Ａに割当てることが可能な実
アドレス空間が論理アドレス空間の最大アドレス以下に
制限されるという問題があった。通常５ＵＡＩＣは実記
憶の０番地から始まる連続した空間を割当てるため、Ｈ
８人に割当てられるのは、実装されている実記憶空間の
最上位の空間である。従って上記の制限は大変厳しいも
のである。
本発明の目的は、かかる従来方法の問題廣を解決し、保
守性に優れ、かつＨ８Ａに割当てる空間に対する制限の
ないデータ処理装置を実現するためのアドレス変換装置
を提供することにある。
守性に優れ、かつＨ８Ａに割当てる空間に対する制限の
ないデータ処理装置を実現するためのアドレス変換装置
を提供することにある。
上記目的ｔｌ、Ｈ８Ａの参照を行う際にハードウェアか
指定する論理アドレスを、主記憶上でのＨ８Ａの開始ア
ドレスからの変位として扱うことにより達成することか
できる。このためにに、Ｈ８Ａの開始アドレスを保持す
る保持手段を設け、アドレス変換を起した＜ ＴＬＢに
未登録であるアドレスを指定した）主記憶参照要求がＨ
８Ａに対するものであった場合−は、該主記憶参照要求
の論理アドレスと前記保持手段に保持されたＨ８Ａの開
始アドレスとを加算した結果を実アドレスとしてアドレ
ス変換バッファに登録すれはよい。
指定する論理アドレスを、主記憶上でのＨ８Ａの開始ア
ドレスからの変位として扱うことにより達成することか
できる。このためにに、Ｈ８Ａの開始アドレスを保持す
る保持手段を設け、アドレス変換を起した＜ ＴＬＢに
未登録であるアドレスを指定した）主記憶参照要求がＨ
８Ａに対するものであった場合−は、該主記憶参照要求
の論理アドレスと前記保持手段に保持されたＨ８Ａの開
始アドレスとを加算した結果を実アドレスとしてアドレ
ス変換バッファに登録すれはよい。
Ｈ８Ａの参照がＨ８Ａの開始アドレスからの変位アドレ
スを用いて行われるので、Ｈ８Ａの主記憶上での位置が
変更された場合でも、ハードウェアが指定するＨｆ９Ａ
の論理アドレスを変える必要はなく、前記保持手段に保
持するＨ８Ａの開始アドレスのみを変更すればよい。
スを用いて行われるので、Ｈ８Ａの主記憶上での位置が
変更された場合でも、ハードウェアが指定するＨｆ９Ａ
の論理アドレスを変える必要はなく、前記保持手段に保
持するＨ８Ａの開始アドレスのみを変更すればよい。
さらに、前記保持手段に保持するｆ−１８Ａ開始アドレ
スの内容には何ら制限がないため、論理アドレス空間よ
り大きな実アドレス空間を持つデータ処理装置に？いて
も、主記憶上の任意の位置にＨ−９Ａを配置することが
可能となる。
スの内容には何ら制限がないため、論理アドレス空間よ
り大きな実アドレス空間を持つデータ処理装置に？いて
も、主記憶上の任意の位置にＨ−９Ａを配置することが
可能となる。
第１図は１本発明の一実施例を示すブロック図である。
第１図において、ＩＦｉＴＬＢであり、ここでは５１２
個のエントリからなるとし１いる。該ＴＬＢ １の各エ
ンドＵ Ｋは論理アドレス（ＬＡ）と実アトＬ／ス（Ｒ
Ａ）の他に、該当エントリ内の実アドレスがＩＳＡを指
しているかどうか否かを示すフラグ（Ｈビット）が含ま
れている。Ｈビットは該当エントリ内の実アドレスが）
ＩＳＡを指している場合には１°、ＳＵＡを指し℃いる
場合は°０“である。
個のエントリからなるとし１いる。該ＴＬＢ １の各エ
ンドＵ Ｋは論理アドレス（ＬＡ）と実アトＬ／ス（Ｒ
Ａ）の他に、該当エントリ内の実アドレスがＩＳＡを指
しているかどうか否かを示すフラグ（Ｈビット）が含ま
れている。Ｈビットは該当エントリ内の実アドレスが）
ＩＳＡを指している場合には１°、ＳＵＡを指し℃いる
場合は°０“である。
主記憶参照要求元から発せられる論理アドレスは論理ア
ドレスレジスタ６にセットされる。この論理アドレスレ
ジスタ５の上位ビットに所定の論理操作（ハツシング）
を行ってＴＬＢ １を参照し。
ドレスレジスタ６にセットされる。この論理アドレスレ
ジスタ５の上位ビットに所定の論理操作（ハツシング）
を行ってＴＬＢ １を参照し。
１つの二ン） ＩＪを読み出す。比較器２１はＴＬＢ
１から読み出された論理アドレス（ＬＡ）と論理アドレ
スレジスタ３の上位アドレスの比較、及ヒＴＬＢかも読
み出されたＨビットと主記憶参照要求元から発せられた
Ｈ８ｋアクセスビット１１の比較ヲ行い、これらが共に
一致した場合に信号線１３に°１”を出力する。これは
、論理アドレスレジスタ３にセットされた論理アドレス
（ＬＡ）［対応する笑アドレス（Ｌ（、Ａ）がＴｌ、Ｂ
１に存在することを示す。
１から読み出された論理アドレス（ＬＡ）と論理アドレ
スレジスタ３の上位アドレスの比較、及ヒＴＬＢかも読
み出されたＨビットと主記憶参照要求元から発せられた
Ｈ８ｋアクセスビット１１の比較ヲ行い、これらが共に
一致した場合に信号線１３に°１”を出力する。これは
、論理アドレスレジスタ３にセットされた論理アドレス
（ＬＡ）［対応する笑アドレス（Ｌ（、Ａ）がＴｌ、Ｂ
１に存在することを示す。
このときＴＬＢｌの該当エントリから読み出された実ア
ドレス（に人）は論理アドレスレジスタの下位と併合さ
れて信号線１４によｐ主記憶に転送される。
ドレス（に人）は論理アドレスレジスタの下位と併合さ
れて信号線１４によｐ主記憶に転送される。
一方、比較器２が不一致を検出し、信号線１５が°０”
であったときは、論理アドレスレジスタ５にセットされ
た論理アドレス（ＬＡ）に対応する実アドレス（ＲＡ）
がＴＬＢＩに存在しないことを示す。
であったときは、論理アドレスレジスタ５にセットされ
た論理アドレス（ＬＡ）に対応する実アドレス（ＲＡ）
がＴＬＢＩに存在しないことを示す。
アドレス変換制御回路７は信号線１６の値が°０”であ
った場合に、該主記憶参照要求に付随するＨ８Ａアクセ
スビット１１に従い、以下に示すアドレス変換処理を行
う。
った場合に、該主記憶参照要求に付随するＨ８Ａアクセ
スビット１１に従い、以下に示すアドレス変換処理を行
う。
ます、Ｈ，ＭＡアクセスビット１１が“０”であった場
合、即ち主記憶参照要求が８［、ｉＡに対するものであ
った場合には１通常のアドレスに％処理が行われ、論理
アドレスと実アドレスの対がＴＬＢｌに新しいエントリ
として登録される。このとき、該エントリのＨビットに
は°０”が格納される。この通常のアドレス変換動作は
周知であるのでこれ以上の説明は省略する。第１図に？
いてもこの動作に係わる部分は省略しである。
合、即ち主記憶参照要求が８［、ｉＡに対するものであ
った場合には１通常のアドレスに％処理が行われ、論理
アドレスと実アドレスの対がＴＬＢｌに新しいエントリ
として登録される。このとき、該エントリのＨビットに
は°０”が格納される。この通常のアドレス変換動作は
周知であるのでこれ以上の説明は省略する。第１図に？
いてもこの動作に係わる部分は省略しである。
Ｈ８にアクセスビット１１が１１”であった場合。
即ち、主記憶参照要求がＨ８ＡＩＣ対するものであった
場合には、以下のようなアドレス変換が行われる。ます
、論理アドレスレジスタの内容が信号線１２によυ、加
算器６の一方の入力に加えられる。
場合には、以下のようなアドレス変換が行われる。ます
、論理アドレスレジスタの内容が信号線１２によυ、加
算器６の一方の入力に加えられる。
加算器６の他方の入力には、Ｈ８Ａ開始アドレスレジス
タ５の出力が接続されており、これらを加算した結果が
実アドレスレジスタ４に格納される。
タ５の出力が接続されており、これらを加算した結果が
実アドレスレジスタ４に格納される。
そして、論理アドレスレジスタ３の上位ビット及び実ア
ドレスレジスタ４の内容か、それぞれＬＡ。
ドレスレジスタ４の内容か、それぞれＬＡ。
ＫＡとして論理アドレスレジスタ３の上位ビットに所定
の論理操作（ハツシング）を行って得られるＴＬＢｌ内
の位置に格納され新しいエントリとして登録される。こ
のとき、該当エントリのＨビットには°１″が格納され
る。
の論理操作（ハツシング）を行って得られるＴＬＢｌ内
の位置に格納され新しいエントリとして登録される。こ
のとき、該当エントリのＨビットには°１″が格納され
る。
上記０ｆ（ＳＡｖｃ対するアドレス変戻が終了した後に
再び同じアドレスのＩＳＡに対する主記憶参照要求が発
せられると、今度は比ｅ器２の出力１６か°１″となり
、当該エントリにｋＬＡとして登録されているアドレス
、即ち当該主記憶参照要求の論理アドレスとＨ８Ａ開始
アドレスレジスタ５の内容とを加算した結果が実アドレ
スとＬ℃生記憶に転送される。
再び同じアドレスのＩＳＡに対する主記憶参照要求が発
せられると、今度は比ｅ器２の出力１６か°１″となり
、当該エントリにｋＬＡとして登録されているアドレス
、即ち当該主記憶参照要求の論理アドレスとＨ８Ａ開始
アドレスレジスタ５の内容とを加算した結果が実アドレ
スとＬ℃生記憶に転送される。
加算器６は、本発明を実施するために新たに設けてもよ
いが、通常のアドレス変換を行）ための加算器乞流用し
てもよい。これを流用することにより、不発明を実施す
るために必要なハードウェアの増加は軽微で済む。
いが、通常のアドレス変換を行）ための加算器乞流用し
てもよい。これを流用することにより、不発明を実施す
るために必要なハードウェアの増加は軽微で済む。
以上述べたように、本発明罠よれば、ＩＳＡの参照がＩ
ＳＡの開始アドレスからの変位アドレスを用い１行われ
るので、）１８Ａの主記憶上での位置が変更された場合
でも、ハードウェアが指定する）１８Ａ（Ｚ）論理アド
レスを変更する必要かなくなる。
ＳＡの開始アドレスからの変位アドレスを用い１行われ
るので、）１８Ａの主記憶上での位置が変更された場合
でも、ハードウェアが指定する）１８Ａ（Ｚ）論理アド
レスを変更する必要かなくなる。
さらに、論理アドレス空間よシ大きな実アドレス空間を
持つデータ処理装置においても、主記憶上の任意の位置
に）１８Ａを配置することが可能となる。
持つデータ処理装置においても、主記憶上の任意の位置
に）１８Ａを配置することが可能となる。
なお１本発明の実施により、Ｈ８Ａに対する参照要求に
よるアドレス変換の処理時間が、加算を行う分だけ従来
方式に比べて延びる。しかし、この廷びはマシンサイク
ルにして１サイクル程度であり、さらにこれが性能に影
響を与えるのは、上記のアドレス変換が行われたとき、
即ちＨ８Ａに対する主記憶参照要求の対象アドレスがＴ
ＬＢに登録されていなかったときのみであるため、シス
テム性能に与える影響は極くわすかである。
よるアドレス変換の処理時間が、加算を行う分だけ従来
方式に比べて延びる。しかし、この廷びはマシンサイク
ルにして１サイクル程度であり、さらにこれが性能に影
響を与えるのは、上記のアドレス変換が行われたとき、
即ちＨ８Ａに対する主記憶参照要求の対象アドレスがＴ
ＬＢに登録されていなかったときのみであるため、シス
テム性能に与える影響は極くわすかである。
第１図は本発明の一実施例を示すブロック図。
第２図は主記憶をＳＵＡとＨ８Ａに分割したシステムの
主記憶を示す説明図である。 １・・・ＴＬＢ、 ２・・・比較器。 ３・・・論理アドレスレジスタ。 ４・・・実アドレスレジスタ。 ５・・・Ｈ８Ａ開始アドレスレジスタ。 ６・・・加算器、 ７・・・アドレス変換制
御回路。
主記憶を示す説明図である。 １・・・ＴＬＢ、 ２・・・比較器。 ３・・・論理アドレスレジスタ。 ４・・・実アドレスレジスタ。 ５・・・Ｈ８Ａ開始アドレスレジスタ。 ６・・・加算器、 ７・・・アドレス変換制
御回路。
Claims (1)
- １、主記憶を通常のプログラムからは参照できないハー
ドウェア用エリアと通常のプログラムが参照するソフト
ウェア用エリアに分割して使用し、以前に使われた主記
憶アドレスを登録する手段として論理アドレスと実アド
レスの対と該実アドレスがハードウェア用エリアを示し
ているか否かを示すフラグとから成るエントリを格納す
るアドレス変換バッファを具備するデータ処理装置にお
いて、ハードウェア用エリアの主記憶上での開始アドレ
スを保持する保持手段を設け、主記憶参照要求により前
記アドレス変換バッファを参照したとき、当該エントリ
の前記フラグと該主記憶参照要求に付随し該主記憶参照
要求がハードウェア用エリアを参照するか否かを示す情
報とを比較し、一致しなかった場合にはアドレス変換バ
ッファに未登録であると判定し、主記憶参照要求のアド
レスがアドレス変換バッファに未登録であったときに、
該主記憶参照要求がハードウェア用エリアを参照するも
のでなかった場合には通常のアドレス変換動作を行い該
アドレス変換の結果をアドレス変換バッファに登録し、
該主記憶参照要求がハードウェア用エリアを参照するも
のであった場合には、該主記憶参照要求の論理アドレス
と前記保持手段に保持されたハードウェア用エリアの開
始アドレスとを加算した結果を実アドレスとしてアドレ
ス変換バッファに登録することを特徴とするアドレス変
換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321232A JPH01163853A (ja) | 1987-12-21 | 1987-12-21 | アドレス変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321232A JPH01163853A (ja) | 1987-12-21 | 1987-12-21 | アドレス変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01163853A true JPH01163853A (ja) | 1989-06-28 |
Family
ID=18130289
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321232A Pending JPH01163853A (ja) | 1987-12-21 | 1987-12-21 | アドレス変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01163853A (ja) |
-
1987
- 1987-12-21 JP JP62321232A patent/JPH01163853A/ja active Pending
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