JPH01164070A - 半導体デバイス - Google Patents
半導体デバイスInfo
- Publication number
- JPH01164070A JPH01164070A JP63135778A JP13577888A JPH01164070A JP H01164070 A JPH01164070 A JP H01164070A JP 63135778 A JP63135778 A JP 63135778A JP 13577888 A JP13577888 A JP 13577888A JP H01164070 A JPH01164070 A JP H01164070A
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- JP
- Japan
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- layer
- semiconductor
- heat sink
- substrate
- doped
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D8/00—Diodes
- H10D8/40—Transit-time diodes, e.g. IMPATT or TRAPATT diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W40/00—Arrangements for thermal protection or thermal control
- H10W40/10—Arrangements for heating
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/69—Insulating materials thereof
- H10W70/698—Semiconductor materials that are electrically insulating, e.g. undoped silicon
Landscapes
- Electrodes Of Semiconductors (AREA)
- Recrystallisation Techniques (AREA)
- Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
の半導体素子とヒートシンクは１つの回路にモノリシッ
クに集積化可能である半導体デバイスに関する。
クに集積化可能である半導体デバイスに関する。
本発明は例えばインバットダイオードとして構成されて
いる半４体素子に適する。この種半導体素子はｎ波送信
機の作成に用いられる。
いる半４体素子に適する。この種半導体素子はｎ波送信
機の作成に用いられる。
半導体素子とヒートシンクとを有する半導体デバイスの
構成はハイブリッド構成法においても、また、集積化構
成法においても行なわれる。
構成はハイブリッド構成法においても、また、集積化構
成法においても行なわれる。
別個のヒートシンクを有するディスクリート（個別）の
半４体素子、例えばインパッドダイオードはハイブリッ
ドにＨＦ（高周波）−回路に組込まれる （ Ｌｉｔ、： Ｅ、 Ｋａｓｐｅｒ ｅｔ ａｌ、
ＬＥＥＥ Ｔｒａｎｓ。
半４体素子、例えばインパッドダイオードはハイブリッ
ドにＨＦ（高周波）−回路に組込まれる （ Ｌｉｔ、： Ｅ、 Ｋａｓｐｅｒ ｅｔ ａｌ、
ＬＥＥＥ Ｔｒａｎｓ。
ＥｌｄＣｔｒＯｎ、Ｄｅｖ、、 Ｖｏｌ、 ＥＤ −３
４、４４、１９８７）−するという欠点がある。
４、４４、１９８７）−するという欠点がある。
米国特許第４０９１４０８号明細書には集積化ヒートシ
ンクを有するインバットダイオードの構成が記載されて
おり、その際インバットダイオード構造はサブストレー
トにてイオン打込によって作成される。イオン打込によ
るサブストレートにおける半導体素子構造（ストラクチ
ュア）の作成上の欠点となるのはサブストレート上に付
加的に適当に構造化された酸化物層（膜）を被着しなけ
ればならないことである。
ンクを有するインバットダイオードの構成が記載されて
おり、その際インバットダイオード構造はサブストレー
トにてイオン打込によって作成される。イオン打込によ
るサブストレートにおける半導体素子構造（ストラクチ
ュア）の作成上の欠点となるのはサブストレート上に付
加的に適当に構造化された酸化物層（膜）を被着しなけ
ればならないことである。
さらに欠点となるのはイオン打込法によっては薄
Ｉい半導体層（膜）を作成できないことである。
発明の目的
従って本発明の課題ないし目的とするところはコスト上
有利、技術的簡単かつ高い信頼性で作成できるＵ波送信
機用のモノリシックに集積化可能な半導体デバイスを提
供することにある。
有利、技術的簡単かつ高い信頼性で作成できるＵ波送信
機用のモノリシックに集積化可能な半導体デバイスを提
供することにある。
発明の構成
上記課題の解決のため本発明によれば請求範囲１に特定
した構成要件を備える。有利な構成および／又は発展形
態は引用請求項に記載されている。
した構成要件を備える。有利な構成および／又は発展形
態は引用請求項に記載されている。
次に図示の実施例を用いて本発明を説明する。
実施例
第１図〜第６図は本発明の半導体デバイスの作成（製造
）過程を示す。
）過程を示す。
第１図に示すように、高抵抗（高オーム）（３０００Ω
ｃＩｎ）のシリコン−サシストレート（これは両面が例
えば２００μｍの層厚に鏡面仕上げ（ポリッシング）加
工されている）上には半導体層列がエピタキシアル成長
生成されている。例えば２重トリフトーインパットダイ
オードの作成のためには半導体層列は次のものから成る
。
ｃＩｎ）のシリコン−サシストレート（これは両面が例
えば２００μｍの層厚に鏡面仕上げ（ポリッシング）加
工されている）上には半導体層列がエピタキシアル成長
生成されている。例えば２重トリフトーインパットダイ
オードの作成のためには半導体層列は次のものから成る
。
−２，０μｍの層厚及び７−１０” ｃｍ−３より大の
荷電キャリヤ濃度を有する？ドーピングされたＳｉ−層
２ ０．３５ μｍ厚の層厚及びほぼ２．１０１フｄ３の荷
電キャリヤ濃度を有するＰ−ドーピングされた８ｉ−層
３ −０．３５μｍの層厚及びほぼ２−１０１７ｃｍ−３の
荷電キャリヤ濃度を有するｎ−ドーピングされたＳｉ−
層４ −Ｏ−２ｔｘｎの層厚及び２−１０１９ｃｍ−３より大
の荷電キャリヤ濃度を有するｎ＋−ドーピングされたＥ
３ｉ−層５ ドーピング材料としてはＰ＋ドーピングされたＳ１層２
にはホウ素（ボロン）が、また、Ｐ−ドーピングされた
Ｓｌ−層３にはガリウム〃ζまたｎ 、 ｎ”−ドーピ
ングされたＳｌ−層４，５にはアンチモンが用いられる
。
荷電キャリヤ濃度を有する？ドーピングされたＳｉ−層
２ ０．３５ μｍ厚の層厚及びほぼ２．１０１フｄ３の荷
電キャリヤ濃度を有するＰ−ドーピングされた８ｉ−層
３ −０．３５μｍの層厚及びほぼ２−１０１７ｃｍ−３の
荷電キャリヤ濃度を有するｎ−ドーピングされたＳｉ−
層４ −Ｏ−２ｔｘｎの層厚及び２−１０１９ｃｍ−３より大
の荷電キャリヤ濃度を有するｎ＋−ドーピングされたＥ
３ｉ−層５ ドーピング材料としてはＰ＋ドーピングされたＳ１層２
にはホウ素（ボロン）が、また、Ｐ−ドーピングされた
Ｓｌ−層３にはガリウム〃ζまたｎ 、 ｎ”−ドーピ
ングされたＳｌ−層４，５にはアンチモンが用いられる
。
半導体層列上には第１の金属化層６が被着され、また、
半導体層列とは反対側の、半導体サブストレート１の側
には第２の金属化層７が被着されている。金属化層６，
７は例えば０．１μｍ厚のチタンから成る固着（付着）
媒介層と、０．３μｍ層の金属とから成る。
半導体層列とは反対側の、半導体サブストレート１の側
には第２の金属化層７が被着されている。金属化層６，
７は例えば０．１μｍ厚のチタンから成る固着（付着）
媒介層と、０．３μｍ層の金属とから成る。
ヒートシンク９の作成のため第２金属化層７上にホトラ
ック、層８が被着され、適当なエツチング法により窓１
０が菌２の金属化層７に設けられる。それにひきつづい
てホトラック層８は除去される。
ック、層８が被着され、適当なエツチング法により窓１
０が菌２の金属化層７に設けられる。それにひきつづい
てホトラック層８は除去される。
異方性エツチング剤（液、ガス等エッチ材）例えばＫＯ
ＨによりＳｌ−サブストレート１がエツチングされる。
ＨによりＳｌ−サブストレート１がエツチングされる。
エツチングプロセスはＰ＋ドーぎングされた８１−層２
でとどまる（ストップする）。
でとどまる（ストップする）。
このＳｌ−層２はその高いｒ−ピング濃度にょシエッチ
ングストップ層として作用する。上記の異方性エツチン
グ剤により、サブストレート表面に対して垂直方向のエ
ツチングプロセスのほうが、サブストレート表面に対し
て平行な方向のエツチングプロセスよシ迅速に行なわれ
るようになる。それにより、截頭ピラミッド形のヒート
シンク９が形成される（第２図）。
ングストップ層として作用する。上記の異方性エツチン
グ剤により、サブストレート表面に対して垂直方向のエ
ツチングプロセスのほうが、サブストレート表面に対し
て平行な方向のエツチングプロセスよシ迅速に行なわれ
るようになる。それにより、截頭ピラミッド形のヒート
シンク９が形成される（第２図）。
ヒートシンク９の壁部及び第２の金属化層７上には第６
の金属化層１１が析出して設けられており、この第３の
金属化層１１は０．１μｍ厚のクロムから成る付着媒介
層と、０．１μｍ厚の金層とから成る。それにひきつづ
いて、ヒートシンク９は熱伝導性金属、例えば金で電型
的に充填される。半導体素子１２の適当な後面接触接続
を確保するため第６の金属化層１１が金で電型的に補強
される。
の金属化層１１が析出して設けられており、この第３の
金属化層１１は０．１μｍ厚のクロムから成る付着媒介
層と、０．１μｍ厚の金層とから成る。それにひきつづ
いて、ヒートシンク９は熱伝導性金属、例えば金で電型
的に充填される。半導体素子１２の適当な後面接触接続
を確保するため第６の金属化層１１が金で電型的に補強
される。
半導体素子１２の構造化は例えばメサ構成法での２重げ
リフト−インバットダイオードとしての構造化は公知の
ホト（写真、光）プロセス及びエツチング法により行な
われる（第６図）。
リフト−インバットダイオードとしての構造化は公知の
ホト（写真、光）プロセス及びエツチング法により行な
われる（第６図）。
集積化構成法の場合半導体素子１２はヒートシンク９に
精確に位置調整可能である、それというのは層厚のエピ
タキシアル成長された半導体層を通してヒートシンク９
の全充填智が可視であるからである。
精確に位置調整可能である、それというのは層厚のエピ
タキシアル成長された半導体層を通してヒートシンク９
の全充填智が可視であるからである。
半導体素子１２の別の実施例によれば前述の半導体層列
の第１の半導体層はＰ＋ドーピングされたＳｉ−層２か
ら成シこの層２はホウ素でげ一ピングされているのみな
らず、ホウ素及びゲルマニウムでドーピングされている
。上記Ｐ＋ドーピングされたＳｉ−層２の層厚はほぼ２
μｍであり、ホウ素〜ドーピング濃度は７ Ｘ １０”
ｃｍ−３より犬である。
の第１の半導体層はＰ＋ドーピングされたＳｉ−層２か
ら成シこの層２はホウ素でげ一ピングされているのみな
らず、ホウ素及びゲルマニウムでドーピングされている
。上記Ｐ＋ドーピングされたＳｉ−層２の層厚はほぼ２
μｍであり、ホウ素〜ドーピング濃度は７ Ｘ １０”
ｃｍ−３より犬である。
高いホウ素濃度により、シリコン（０，１１７重ｍ ）
に比してのホウ素の比較的に小さい、共有−層２におけ
る高い応力及び格子−不整合（ミスマツチ）ずれが惹起
され、それにより後続の能動（活性）的Ｓｉ−層３，４
，５のエピタキシアル成長の際、高められた欠陥形成が
なされる。
に比してのホウ素の比較的に小さい、共有−層２におけ
る高い応力及び格子−不整合（ミスマツチ）ずれが惹起
され、それにより後続の能動（活性）的Ｓｉ−層３，４
，５のエピタキシアル成長の際、高められた欠陥形成が
なされる。
シリコンより大きな共有結合−有効原子半径を有する原
子、例えば００−１２２ｎの共有結合−有効原子半径（
Ｃｏｖａｌｅｎｃｙ（ｔ）ｒａｄｆｕＳ）を有する電気
的に非活性のゲルマニウムの同時の組込により、欠陥の
ない且応力のない半導体層が形成され得る。そのような
応力の補償されたまた欠陥のない半導体層層上には有利
に後続のＳｉ−層３゜４．５が欠陥のないように析出さ
れ得る。それにより、ホウ素及びゲルマニウムでｐ＋−
ドーピングされたＳｉ−層２は半導体層１と後続の半導
体層３，４．５との間のバッファ層として作用する。更
に、ホウ素及びゲルマニウムでｐ＋ ＋ ドーピングさ
れたＳｉ−層２は高いホウ素ドーピングにより、異方性
エッチ材例えばＫＯＨに対してわずかなエツチングレー
トを有し有利に、ヒーよシ半導体素子１２に対するわず
かな接触接続抵抗での良好なオーム抵抗が得られる。
子、例えば００−１２２ｎの共有結合−有効原子半径（
Ｃｏｖａｌｅｎｃｙ（ｔ）ｒａｄｆｕＳ）を有する電気
的に非活性のゲルマニウムの同時の組込により、欠陥の
ない且応力のない半導体層が形成され得る。そのような
応力の補償されたまた欠陥のない半導体層層上には有利
に後続のＳｉ−層３゜４．５が欠陥のないように析出さ
れ得る。それにより、ホウ素及びゲルマニウムでｐ＋−
ドーピングされたＳｉ−層２は半導体層１と後続の半導
体層３，４．５との間のバッファ層として作用する。更
に、ホウ素及びゲルマニウムでｐ＋ ＋ ドーピングさ
れたＳｉ−層２は高いホウ素ドーピングにより、異方性
エッチ材例えばＫＯＨに対してわずかなエツチングレー
トを有し有利に、ヒーよシ半導体素子１２に対するわず
かな接触接続抵抗での良好なオーム抵抗が得られる。
応力のない半導体層の形成のためのホウ素及びゲルマニ
ウムでのＳｉ−層のドーピングについては西独特許出願
公開公報第３４２５０６３号に記載されている。
ウムでのＳｉ−層のドーピングについては西独特許出願
公開公報第３４２５０６３号に記載されている。
本発明の半導体デバイスは集積化半導体素子例えば２重
−ｒリフト−インバットダイオ−Ｐが両側で接触接続可
能であるように構成されている。第１の金属化層６は半
導体素子の表面（前面）ｇ点として構成されている。半
導体素子の後面は戸−ドーピングされたＳｉ−層２及び
金で電型的に増強された第６の金属化層１１を介して接
触接続可能である。
−ｒリフト−インバットダイオ−Ｐが両側で接触接続可
能であるように構成されている。第１の金属化層６は半
導体素子の表面（前面）ｇ点として構成されている。半
導体素子の後面は戸−ドーピングされたＳｉ−層２及び
金で電型的に増強された第６の金属化層１１を介して接
触接続可能である。
本発明の半導体デバイスは複合回路、例えばＨＰ（高周
波）−回路にモノリシック集積化可能である。モノリシ
ック集積化半導体素子として前述のＰ”ｐｎｎ”−構造
（２重ｒす７トダイオード）又はＰ”ｎｎ＋構造（単一
ドリフトダイオード）又は準リード構造を有するインバ
ットダイオ−Ｐを使用できる。
波）−回路にモノリシック集積化可能である。モノリシ
ック集積化半導体素子として前述のＰ”ｐｎｎ”−構造
（２重ｒす７トダイオード）又はＰ”ｎｎ＋構造（単一
ドリフトダイオード）又は準リード構造を有するインバ
ットダイオ−Ｐを使用できる。
準リード２重ドリフト構造を有するインバットダイオー
ドは次の各層から成る半導体層列により構成される −１．５／ａの層厚及び１０” ｃｒｎ−３を有するＰ
１ドーぎングされたＳｉ層 −０，３７μｍの層厚及び１−３ ・１０１７ｃｍ−”
の荷電キャリヤ濃度を有するＰドーピングされたＳｉ−
層 −３５ｎ；ｍの層厚及び１０” ａｎ−”の荷電キャリ
ヤ濃度を有するｎ＋ドーピングされたｓｌ−層−０，２
２μｍの層厚及び０．６・１０１７ｃＩＩＬ″３の荷電
キャリヤ濃度を有するｎ−ドーピングされたＳｌ−層 −０，２１ｊｒｎの層厚及び３・１０１９ｃＩｒＬ−３
の荷電キャリヤ濃度を有するｎ＋ドーピングされたＳｌ
−層 その種準す−ｒ２重げリフトダイオードに対する相応の
ヒートシンクの形成及び接触接続は上述のように行なわ
れる。欠陥のない構成素子層列の形成のため、上述の理
由からＰ＋−ドーピングされたＳｉ−層をホウ素及びデ
ルマニュームでド・−ピングすると有利である。
ドは次の各層から成る半導体層列により構成される −１．５／ａの層厚及び１０” ｃｒｎ−３を有するＰ
１ドーぎングされたＳｉ層 −０，３７μｍの層厚及び１−３ ・１０１７ｃｍ−”
の荷電キャリヤ濃度を有するＰドーピングされたＳｉ−
層 −３５ｎ；ｍの層厚及び１０” ａｎ−”の荷電キャリ
ヤ濃度を有するｎ＋ドーピングされたｓｌ−層−０，２
２μｍの層厚及び０．６・１０１７ｃＩＩＬ″３の荷電
キャリヤ濃度を有するｎ−ドーピングされたＳｌ−層 −０，２１ｊｒｎの層厚及び３・１０１９ｃＩｒＬ−３
の荷電キャリヤ濃度を有するｎ＋ドーピングされたＳｌ
−層 その種準す−ｒ２重げリフトダイオードに対する相応の
ヒートシンクの形成及び接触接続は上述のように行なわ
れる。欠陥のない構成素子層列の形成のため、上述の理
由からＰ＋−ドーピングされたＳｉ−層をホウ素及びデ
ルマニュームでド・−ピングすると有利である。
半導体素子の形成のための半導体層列は分子ビーム−エ
ピタキシアダ技術で成長生成されている。
ピタキシアダ技術で成長生成されている。
本発明は上述の実施例に限られておらず、半導体素子の
形成のための半導体層列は例えばｓｉ ／ ｓｉヴｅ超
格子−構造を有し得る。更に、半導体層列は１１１／Ｖ
化合物半導体から構成され得る。
形成のための半導体層列は例えばｓｉ ／ ｓｉヴｅ超
格子−構造を有し得る。更に、半導体層列は１１１／Ｖ
化合物半導体から構成され得る。
発明の効果
本発明の利点とするところは複数の半導体素子が半導体
サブストレート上に成長生成された半導体層列から作成
可能であり、かつ複雑なモノリシックに集積化回路が構
成され得ることである。
サブストレート上に成長生成された半導体層列から作成
可能であり、かつ複雑なモノリシックに集積化回路が構
成され得ることである。
更に有利には、著しく薄厚で殆ど欠陥のない半導体層を
有する半導体構造がエピタキシアル成長により形成され
得、それにより１Ｅ１１波半導体成可能である。
有する半導体構造がエピタキシアル成長により形成され
得、それにより１Ｅ１１波半導体成可能である。
第１図〜第６図は本発明の半導体デバイスの製造過程の
説明図である。 １・・・半導体サブストレート、２・・・戸ドーピング
ー８ｉ層、３・・・Ｐドーピング−８１層、４・・・ｎ
ドーピング−８１層、５・・・ｎ＋ドーピング−Ｓｉ層
、６・・・第１金属化層、７・・・第２金属化層、８・
・・ホトラック層
説明図である。 １・・・半導体サブストレート、２・・・戸ドーピング
ー８ｉ層、３・・・Ｐドーピング−８１層、４・・・ｎ
ドーピング−８１層、５・・・ｎ＋ドーピング−Ｓｉ層
、６・・・第１金属化層、７・・・第２金属化層、８・
・・ホトラック層
Claims (1)
- 【特許請求の範囲】 １、ヒートシンク上に被着された少なくとも１つの半導
体素子を有し、上記の半導体素子とヒートシンクは１つ
の回路にモノリシックに集積化可能である半導体デバイ
スにおいて、一半導体サブストレート（１）上に半導体
層列が成長技術で設けられており、該半導体層列により
半導体素子（１２）が作成されており、上記半導体サブ
ストレート上に成長生成された、前記半導体層列の第１
の半導体層はエツチングストツプ層および／又はバッフ
ァ層として形成されるようにドーピングされており、更
に、上記半導体サブストレート（１）中にヒートシンク
（９）が形成されており、このヒートシンク上には半導
体素子（１２）が被着されていることを特徴とする半導
体デバイス。 ２、半導体層列の第１半導体層はＰ＾＋ドーピングされ
たシリコン層（２）である請求項１記載の半導体デバイ
ス。 ２、Ｐ＾＋ドーピングされたシリコン層（２）のドーピ
ング材料はホウ素である請求項１又は２項記載の半導体
デバイス。 ３、Ｐ＾＋ドーピングされたシリコン層（２）のドーピ
ング材料はホウ素及びゲルマニウムである請求項１から
３までのいずれか１項記載の半導体デバイス。 ４、−半導体層列上に第１金属化層（６）が被着されて
おり、また、半導体サブストレート（１）の、半導体層
列とは反対側に、第２の金属化層（７）が被着されてお
り、更に、 −第２金属化層（７）内に窓（１０）が設けられており
、 −半導体サブストレート（１）中に凹入部がエッチング
して設けられており、その際当該エッチング作用（部）
はＰ＾＋ドーピングされたシリコン層（２）にてストッ
プするように上記凹入部はエッチングして設けられてお
り、−上記凹入部は熱伝導性金属で充填されており、ま
た、ヒートシンク（９）及び半導体素子（１２）に対す
る後面コンタクトとして構成されている請求項１から６
までのいずれか１項記載の半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE3718684.1 | 1987-06-04 | ||
| DE19873718684 DE3718684A1 (de) | 1987-06-04 | 1987-06-04 | Halbleiterkoerper |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01164070A true JPH01164070A (ja) | 1989-06-28 |
Family
ID=6329026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63135778A Pending JPH01164070A (ja) | 1987-06-04 | 1988-06-03 | 半導体デバイス |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4910583A (ja) |
| EP (1) | EP0293630A1 (ja) |
| JP (1) | JPH01164070A (ja) |
| DE (1) | DE3718684A1 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01257355A (ja) * | 1987-12-14 | 1989-10-13 | Mitsubishi Electric Corp | マイクロ波モノリシックｉｃ |
| JPH03214780A (ja) * | 1990-01-19 | 1991-09-19 | Sumitomo Electric Ind Ltd | 高周波素子 |
| JP2505065B2 (ja) * | 1990-10-04 | 1996-06-05 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| US5155579A (en) * | 1991-02-05 | 1992-10-13 | Advanced Micro Devices | Molded heat sink for integrated circuit package |
| US5172213A (en) * | 1991-05-23 | 1992-12-15 | At&T Bell Laboratories | Molded circuit package having heat dissipating post |
| US5395769A (en) * | 1992-06-26 | 1995-03-07 | International Business Machines Corporation | Method for controlling silicon etch depth |
| JP2721093B2 (ja) * | 1992-07-21 | 1998-03-04 | 三菱電機株式会社 | 半導体装置 |
| JPH06326330A (ja) * | 1993-05-13 | 1994-11-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
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| US5827999A (en) * | 1994-05-26 | 1998-10-27 | Amkor Electronics, Inc. | Homogeneous chip carrier package |
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