JPH01165169A - ゲートターンオフサイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ゲートターンオフサイリスタに係り、特に電
力損失を低減したゲートターンオフサイリスタに関する
。

Ｂ１発明の概要 本発明は、ＰＮＰＮの４層からなりアノード電極部、カ
ソード電極部およびゲート電極部を有する導体装置にお
いて、 Ｎベース層のアノード側に高濃度のＮ型不純物層を有し
、そのＮ型不純物層の一部をアノード側まで達せしめて
アノード電極で短絡させることにより、 定常電力損失とティルミ力損失が低減されたゲートター
ンオフサイリスタを得るものである。

Ｃ３従来の技術 ゲートターンオフサイリスタ（以下ＧＴＯと略記する）
は、電力用自己消弧素子として高耐圧で大電流の分野で
ますます特徴を発揮しつつある。

しかしながら、高耐圧のＧＴＯでは定常損失とスイッチ
ング損失の増加が大きく、これらの損失の低減が求めら
れている。

第２図〜第３図は従来のゲートターンオフサイリスタの
各側を示すものである。第２図において１はＰ層、２は
Ｎ層、３はＰ層、４はＮ”層、５はＰ層層、７はＰ層ｌ
の露出表面に設けられた金属層であってアノード電極部
が形成される。８はＮ”層４上に設けた金属層でカソー
ド電極部を形成する。９はＰ′″層５上に設けた金属層
でＰ層０層で埋込層６と共にゲート電極を形成し、Ｎ層
２はＮベースｌＯを形成する。

第１図のゲートターンオフサイリスタにおいて、高耐圧
化すればするほど、ＮベースｌＯの幅は増加する。一般
にＮベースｌＯの幅Ｗ、とオン電圧ＶＴＭとの間には次
のような関係がある。

但し、τ１．τ３が大きく、エミッタの対称性が良く、
１０＜ｊ＜１００ＯＡ／ｃｍ″の場合であり、β−ｑ／
ｋＴ、ｑは電荷、ｋはボルツマン定数、Ｔは絶対温度、
ｊは電流密度である。また、ｂ＝Ｄｎ／Ｄｐ、ｂ′＝ｂ
／（ｂ＋　１）で、Ｄｎはベース領域の電子の拡散係数
、Ｄｐはベース領域のホールの拡散係数であり、τ、は
Ｎベースの少数キャリアのライフタイム、τ３はＰベー
スの少数キャリアのライフタイム、Ｗ、はＮベースの幅
、Ｗ３はＰベースの幅であり、Ｗ＝Ｗ！＋Ｗ３となる。

さらに、ｔＮはＰエミッタの実効不純物量、Ａ。

Ｂｏ、Ｃｏはそれぞれ定数である。上式から明らかなよ
うにＮベースの幅が増加すると、オン電圧は増加し、結
果的に定常損失が増加する。ゲートターンオフサイリス
タの高電圧化に伴う定常損失の増加の大部分はこのＮベ
ース幅の増加によるものである。

上記の問題を解決するために、埋込ゲート型のＧＴＯを
例に第３図に示すものが提案されている。

第３図のＧＴＯにおいてはＮ−層１１とＮ゛層１２によ
ってＮベース１０ａを形成したもので、いわゆるＰＩＮ
構造のものである。このＰＩＮ構造は、第２図のＰＮベ
ース構造のＮベースを低濃度Ｎ−層１１と高濃度のＮ゛
層Ｉ２によって形成したもので、Ｎベース幅は同じ耐電
圧で、第２図のものの約２／３で良いという利点がある
。すなわち、その分だけＰＩＮ構造のものでは定常損失
も小さい。

一方、スイッチング損失にはターンオン損失とターンオ
フ損失がある。ターンオン損失は一般的に素子のゲート
構造及び少数キャリアのライフタイムと密接な関係があ
る。素子の高耐圧化でその増大が問題となるのはターン
オフ特性である。ターンオフ損失は第５図（Ａ）、（Ｂ
）に示すように、下降時間中の損失（フォール損失）と
テイル時間中の損失（テイル損失）とに分かれる。第５
図（Ａ）は時間Ｔに対する電圧、電流特性を示し、Ｑｌ
は電圧特性曲線、Ｑｔは電流特性曲線である。第５図（
Ｂ）°は電力損失特性を示すもので、ρ３は電力損失特
性曲線である。

テイル損失は時として全ターンオフ損失の９０％近くを
占める。そこで、このテイル損失を低減することがター
ンオフ損失を低減されるのに最も有効である。テイル損
失はティルミ流に起因する。

ティルミ流はＧＴＯのターンオフ過程において、ゲート
部よりＰベースの過剰なキャリアを引き出し、主接合Ｊ
２が回復してゆくときに、Ｎベース中に残った過剰なキ
ャリアが消滅するときに流れる電流である。Ｎベースに
はＰベースのようにゲート部がないため、過剰なキャリ
アはゲート部より引き出され、Ｐエミッタより注入され
たキャリアと再結合することによって消滅する。素子を
高耐圧化するとＮベースは不純物濃度が低くなり、また
幅が増加するため過剰なキャリアが増える。

さらにＮベース幅の増加によってターンオフ特性を損わ
ないために、Ｎベースのキャリアのライフタイムは長く
してやらなければならない。それ故、ＧＴＯを高耐圧化
すればするほどティルミ流は増え、テイル損失が増加す
ることになる。

第３図のＧＴＯの問題点を解決するために、第４図に示
すゲート埋込み型ＧＴＯが提案されている。第４図のＧ
ＴＯにおいては、Ｎベース１０を形成するためにＮ層２
が用いられていると共に、アノードエミッタショート構
造となっている。すなわち、このアノードエミッタショ
ート構造は、２層１とＮ層２に渡ってＮ−層１３が設け
られており、アノードエミッタ（Ｐエミッタ）電極部を
Ｎベースと短絡した構造で、テイル時間中のＮベース１
０の過剰なキャリアをアノード電極部より引き出せるよ
うにした構造である。それ故に、アノードエミッタショ
ート型ＧＴＯではテイル損失が小さく、結果としてスイ
ッチング損失が小さいという利点を有する。

Ｄ１発明が解決しようとする問題点 以上に、ＧＴＯの高耐電圧化に伴って増加する定常損失
とスイッチング損失の低減に有効な代表的な構造につい
て述べた。ところが、これらの構造には次に記するよう
な問題がある。

ＰＴＮベース構造は定常損失の低減には有効であるが、
スイッチング損失の低減にはほとんど効果がない。ただ
Ｎベース中で最後に残る過剰キャリアが主接合Ｊ、の回
復に伴い高濃度のＮ゛層１１（第３図）に集まり、Ｎ０
層１１が比較的ライフタイムが短いため、過剰キャリア
の消滅がやや早いが、アノードエミッタショートはどの
大きな効果はない。アノードエミッタショート構造はス
イッチング損失の低減には有効であるが、定常損失の低
減にはほとんど効果がない。またスイッチング損失の低
減つまりテイル損失の低減においても、Ｎベース中の過
剰なキャリアを引き出す効果がアノードエミッタをショ
ートした部分及び近傍に限られるため、テイル損失はシ
ョートの程度によっては全ターンオフ損失の数ｌＯ％を
占めることらある。

Ｅ８問題点を解決するための手段 本発明は、上述の問題点に鑑みてなされたもので、定常
電力損失とターンオフ損失の双方を低減した高性能な半
導体装置の提供を目的とし、その目的は、 ＰＮＰＮの４層からなりＰベース層に設けられたゲート
部から電流を引き抜くことによりターンオフされる半導
体装置において、Ｎベース層のアノード側に高濃度のＮ
型不純物層を有し、かつそのＮ型不純□物層の一部がア
ノード側まで達しアノード電極で短絡されているゲート
ターンオフサイリスタによって達成される。

Ｆ、実施例 以下に、本発明の実施例を第１図によって説明する。

第１図本発明の実施例に係るゲートターンオフサイリス
タの正断面図であって、１はＰ型半導体層（Ｐ層）でア
ノードを形成し、その一方の面には金属層を装着してア
ノード電極部を形成する。

１２はＰ型半導体層に接合して形成されたＮ０型半導体
層（Ｎ’層）、１１はＮ°型型溝導体層１２接合して形
成されたＮ−型半導体層（Ｎ−層）で、これらのＮ°型
型溝導体層１２Ｎ”型半導体層２によっていわゆるＰＩ
Ｎ型のベース１０ａが形成される。３はＮ−型半導体層
１１に接合して形成したＰ型半導体層（Ｐ層）でＰエミ
ッタが形成される。４はＮ”型半導体層（Ｎ゛層）でＮ
カソードが形成され、その表面には金属層８を装着して
カソード電極部を形成する。５はＰ型半導体層３の露出
面部に設けたＰ゛゛半導体層（Ｐ”層）、６はＰ型半導
体層３中に埋設して形成したＰ”型半導体層（Ｐ°°層
）で、これらのＰ゛型型半体体層５Ｐ”型半導体層６に
よってゲート層が形成され、Ｐ゛゛半導体層の表面には
金属層９を装着してゲート電極部を形成する。また、１
３はＰ型半導体層！内にＮベース１０ａのＮ°°半導体
層とアノード電極部の金属層７とを短絡するように設け
たＮ゛゛半導体層（Ｎ゛層）である。

すなわち、Ｎベース１０ａは比較的低い不純物濃度のＮ
−層１１と比較的高い不純物濃度のＮ°層１２とからな
る。ここでＮ−層１１は不純物濃度Ｉ　Ｘ　１０　Ｉ３
ａｔｏｍｓ／ａ１ｍ３以下で、その厚みはゲートターン
オフサイリスタの順耐電圧の設計値により決定される。

Ｎ°層１２は素子が順電圧阻止状態のときＮ−層１１に
広がる空乏層のＰエミッタに到達させないためと、Ｐエ
ミッタからのキャリアの注入を著しく損なわせないため
に、ピーク不純物濃度５　Ｘ　ｌ　ＯＩＳ＝　Ｉ　Ｘ　
１０　”ａｔｏｍｓ／ａｍ’で厚さが５０〜９０μｍで
ある。さらに、Ｎ９層１２はＮ”層１３でアノード電極
に短絡されていて、Ｎ　４４層１３はアノード電極と良
好なオーム接触を得るために表面不純物濃度Ｉ　Ｘ　１
０　”ａｔｏｍｓ／ｃｍ’以上である 本発明の構造を得るための製造手段を以下に述べる。

Ｎ゛層１２については特願昭５８−２５１４７２号（特
開昭６０−１３８９６８号）に開示されているように、
Ｎ型不純物をデポジションし、この上にエピタキシャル
成長により比較的低濃度の層を形成した後、加熱処理し
て形成する。さらにＮ”層１３については特願昭５９−
２２７５７５号（特開昭６１−１０５８６５号）で開示
しているように、上記加熱処理を行う前にエピタキシャ
ル成長表面より高濃度のＮ型不純物をデポジションする
ことによって形成する。

以上の如く構成され九ＧＴＯにおいて、第２図に示す従
来のものに比べて、３０％少ない定常損失と、７０％少
ないスイッチング損失を得た。

さらに詳しくは、本発明の実施例に係るゲートターンオ
フサイリスクでは、ＰＩＮベース構造になっているため
、同じ耐電圧で従来の構造のＧＴＯよりＮベース幅が約
２／３で良く、これにより定常損失が３０％以上少ない
。スイッチング損失の低減に関しては、スイッチング損
失の中で大きな比重を占めるターンオフ損失のテイル損
失分を減少させるのに有効であった従来のアノードエミ
ッタショート構造に比べて、さらに数ｌＯ％もテイル損
失分を減少させることができる。このテイル損失分の減
少は以下のように説明することができる。

すなわち、テイル時間において、Ｎベース１０ａの中で
最後に残る過剰キャリアは主接合Ｊ、の回復に伴い、高
濃度のＮ°層１２に集まる。集められた過剰キャリアは
、高濃度つまり低抵抗のＮ０層１２を通してＮ００層１
３からアノード電極部へ引き出される。この作用はあた
かも２層３からなるＰベース中に設けられた埋込みゲー
トのようなものである。それ故に、従来のアノードエミ
ッタショート構造がアノードエミッタをショートした部
分およびその近傍からしか過剰なキャリアを引き出せな
かったのに比べて、本発明の構造では全面積から速かに
過剰なキャリアを引き出すことができる。この結果こそ
が、本発明が単に従来のＰＩＮベース構造とアノードエ
ミッタショート構造の組み合せただけのものではなく両
者を組み合せることによって産み出された新たな効果で
ある。

Ｇ１発明の効果 本発明は、以下の如くであって、ＰＩＮ構造とアノード
エミッタ構造を組合せて半導体素子を構成したから、定
常電力損失とスイッチング電力損失の双方を低減可能に
して高性能なゲートターンオフサイリスタを得ることが
できる。

【図面の簡単な説明】

第１図は本発明の実施例に係るゲートターンオフサイリ
スクの正断面図、第２図、第３図及び第４図はそれぞれ
従来のゲートターンオフサイリスクの各側を示す正断面
図、第５図（Ａ）、（Ｂ）はゲート電極部によるターン
オフ特性図である。 ■・・・Ｐ型半導体層、３・・・Ｐ型半導体層、４・・
・Ｎ゛型型溝導体層５・・・Ｐ゛型型半体体層６・・・
Ｐ　６６型半導体層、７〜９・・・金属層、１０１・・
・Ｎベース層、１１・・・Ｎ−型半導体層、１２・・・
Ｎ゛型型溝導体層１３・・・Ｎ”型半導体装置第１図 亮明Ｑ大充ｆ１ 第５図 ＃’−ト１；よ３ＧＴＯの７−ンオ７炉１にＬ（Ａ）

Claims (1)

【特許請求の範囲】
1. 　ＰＮＰＮの４層からなりＰベース層に設けられたゲー
   ト部から電流を引き抜くことによりターンオフされる半
   導体装置において、Ｎベース層のアノード側に高濃度の
   Ｎ型不純物層を有し、かつそのＮ型不純物層の一部がア
   ノード側まで達しアノード電極で短絡されていることを
   特徴とするゲートターンオフサイリスタ。