JPH01166143A - ファームウェア・プログラムのデバッグ方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明は、装置に内蔵されているファームウェア・プロ
グラムのデバッグ方式に関し。

僅かなハードウェア量の増加で、ファームウェアのトレ
ースが可能なデバッグ機構を装置内に設けることを目的
とし。

プログラム・メモリとＥＣＣメモリとを用いてファーム
ウェアをＥＣＣ付きで内蔵し動作する装置において、Ｅ
ＣＣメモリに結合され、ファームウェアの命令ステップ
の実行順序を示すトレース情報を収集する制御を行うト
レース制御回路と。

トレース情報を記録するトレース・メモリとを設け、フ
ァームウェアのデバッグの際、トレー冬情報を収集する
命令ステップに対応するアドレスのＥＣＣメモリに、ト
レース動作の指示とファームウェア内における命令ステ
ップの順序とを示すトレース・コードを予め設定し、ト
レース制御回路は、ＥＣＣメモリから上記トレース・コ
ードが読み出されるごとにそのトレース・コードをトレ
ース・メモリに順次記録する構成をもつ。

〔産業上の利用分野〕

本発明は、装置に内蔵されているファームウェア・プロ
グラムのデバッグ方式に関する。

ＬＳＩ技術の進展により、目的とする各種の装置を実現
する場合、その装置専用に、ゲートアレイＬＳＩを用い
て、最適のプロセッサを実現し。

ファームウェア・プログラムを内蔵させて所望の制御を
行うようにしたものが増加している。

現在、市場に各種のプロセッサ・アナライザが出回って
いる。しかし、これらはいずれも上述したような専用Ｌ
ＳＩに内蔵されているファームウェア・プログラムのデ
バッグに使用するのは不適当なものである。そのため、
なんらかのデバッグ機構を、装置自身の内部に予め実現
して置く必要が生じている。

本発明は、このようなファームウェア・プログラムのデ
バッグ機構の１つの方式を提供するものである。

〔従来の技術〕

第４図は、ファームウェア・プログラムを内蔵する従来
の装置の構成図である。

図において、１１はファームウェア・プログラムを格納
するプログラム・メモリ、１２はプログラム・メモリ１
１と同じアドレス構成をもち、プログラム・メモリ１１
の対応するアドレスの命令について生成されたＥＣＣデ
ータが格納されるＥＣＣメモリ、１３はプログラム・メ
モリ１１から読み出された命令とＥＣＣメモ１月２から
読み出されたＥＣＣデータとに基づいてエラーチエツク
およびエラー修正を行うＥＣＣ回路、１４はＥＣＣ回路
１３により正当性を保証された命令を実行するプロセッ
サである。

このようなＬＳＩ化された装置に内蔵されたファームウ
ェア・プログラムのためのデバッグ機構に要求される条
件としては、以下の項目■、■。

■に示されるようなものが不可欠である。

■　装置全体のハードウェア量に対して、充分無視しう
る物量で実現がされること。

■　ファームウェア・プログラムのデバッグは。

往々にしてタイミング関係を保存して行う必要があり、
デバッグ機構としては、ファームウェア・プログラムの
走行ステップに対して、何等影響の無いものが望ましい
。

■　機能的には、各種のものが考えられるが、最低限、
ファームウェア・プログラムの走行ステップ順序がトレ
ースできる事が必要である。

このような要求に応えるための従来技術としては２次に
挙げるものが良く使用されている。

（１１ブランチ・トレース（ｂｒａｎｃｈ　ｔｒａｃｅ
）ファームウェア・プログラムのｂｒａｎｃｈ文の発生
したアドレスを順次、トレース・メモリに格納していく
。

（２）　　ブレーク・ポイント（ｂｒｅａｋ　ｐｏｉｎ
ｔ）なんらかの手段により、ファームウェア・プログラ
ムのステップの成るアドレスにおいて。

ファームウェア・プログラムの走行を停止する。

（３）　　アドレス比較（ａｄｒｅｓｓ　ｃｏｍｐａｒ
ｅ）による停止。

トレース ファームウェア・プログラムが格納されているメモリの
アドレスに対し、ハードウェアで実現した比較回路と比
較アドレスの保持メモリを用意する事により、保持メモ
リのアドレスのアクセスが発生した時点で、走行の停止
、あるいはトレースを実行する。

（４）　　プログラム・ステップに、予め、ある一定の
トレース実行ルーチンを数個所作りこんでおく。

このようにプログラム自身によって、自プログラムの走
行ステップを記録する機能を埋め込む事によって、走行
順序の記録を実行するものである。

（発明が解決しようとする問題点〕 前述した従来技術の（１）ないしく４）において、（１
）は不要なトレースを発生することが不可避であり。

（２）はファームウェア・プログラムの走行が停止する
という問題があった。また（３）はハードウェア量の増
加があるとともに、そのハードウェア量の制限により、
指定アドレス・ポイント数または通常１または２程度に
制限され、そして（４）はプログラム自身に対し無効ス
テップであるトレース用の処理が必要となるとともに、
プログラム作成時に設定したポイントしかトレースがで
きないという問題があった。

本発明は、僅かなハードウェア量の増加で、ファームウ
ェア・プログラムのトレースが可能なデバッグ機構を、
装置内に設けることを目的とする。

具体的には、以下の諸条件にしたがったデバッグ機構を
実現する。

ａ、必要なトレース個所が指定でき５かつダイナミック
に変更が可能なこと。

ｂ、その指定はハードウェアの物量を増加させずに充分
な個所の指定が可能なこと。

Ｃ１増加するハードウェア量はトレース用のメモリとそ
のアクセス回路程度であること。

Ｃ問題点を解決するための手段〕 従来の装置のプロセッサでは、ファームウェア・プログ
ラムを、エラ一対策のためにエラー検出やエラー修正が
可能なＥＣＣ付きでメモリに格納している。そしてこの
メモリには、高速化を図るため、−最にＲＡＭを用いて
いる。

本発明は、このファームウェア・プログラムのエラ一対
策に用いられているＥＣＣデータが、デバッグ時には実
際上不要であることと、プログラム・メモリおよびＥＣ
Ｃメモリの各対応するアドレスの領域は同期して同時に
読み出されることとに着目し、ＥＣＣが格納されている
メモリの領域を、デバッグ時にファームウェア・プログ
ラムのトレース制御領域として使用するものである。

第１図に本発明の原理的構成を示す。

第１図のｆａ）は装置の通常動作状態における構成を示
し、第１図の（ｂｌは装置のファームウェア・プログラ
ムのデバッグ動作状態における構成を示す。

第１図の（ａ）、（１））において。

■はファームウェア・プログラムを格納するプログラム
・メモリである。

２はプログラム・メモリｌと同じアドレス構成のＥＣＣ
メモリであり１通常動作時には、プログラム・メモリｌ
の各対応するアドレスにある命令のＥＣＣコードが格納
され、そしてファームウェア・プログラムのデバッグ動
作時には、予め、トレース・コードが設定される。トレ
ース・コードは、トレース動作を制御するとともに、フ
ァームウェア・プログラムのステップあるいはルートを
識別可能にするために使用される。

３はトレース制御回路であり、ファームウェア・プログ
ラムのデバッグ動作時に、ＥＣＣメモリ２からトレース
・コードが読み出されたとき、トレース情報として記録
する制御機能をもつ。

４は、トレース制御回路３によりトレース記録されるト
レース・メモリである。

〔作　用〕

第１図（８１に示す装置の通常動作状態においては。

ＥＣＣメモリ２にプログラム・メモリ１の各命令対応の
ＥＣＣコードが書き込まれている。ファームウェア・プ
ログラムの実行につれてプログラム・メモリ１の１つの
アドレスの命令とＥＣＣメモリ２の対応するアドレスの
ＥＣＣコードとが同時に読み出され１図示省略されてい
るＥＣＣ回路でＥＣＣチエ’７りを行って正当性を保証
した後、プロセッサへ転送され、命令の実行が行われる
。この動作状態ではトレース制御回路３は機能せず。

トレース情報は収集されない。

第１図（ｂ）に示すファームウェア・プログラムのデバ
ッグ動作状態では、ＥＣＣメモリ２はトレース・コード
の設定用に使用される。このときＥＣＣチエツク動作は
停止され、プログラム・メモリｌから読み出された命令
は、ＥＣＣチエ’）りによる正当性の保証なしに実行さ
れる。

ＥＣＣメモリ２に対するトレース・コードψ設定は任意
であり、デバッグの始めに、ファームウェア・プログラ
ムの実行ステップ順序が容易に解析できるような、プロ
グラム中の適当なポイントのステップの命令に対して設
定される。

ファームウェア・プログラムのデバッグ動作状態では、
トレース制御回路３が機能化されており。

ファームウェア・プログラム実行中にＥＣＣメモリ２か
らトレース・コードが読み出されるごとにトレース・コ
ードの存意性を識別し、有意の場合。

それをトレース・メモリ４に書き込むトレース制御を行
う。

このようにして、ファームウェア・プログラム中のトレ
ース・コードが設定されている命令ステップが実行され
るたびに、そのトレース・コードがトレース・メモリ４
に逐次記録され、トレースが作成できる。

〔実施例〕

第２図に１本発明の１実施例構成を示す。

図において、１はプログラム・メモリ、２はＥＣＣメモ
リ、３はトレース制御回路、４はトレース・メモリ、５
はプロセッサ、６はコンソール。

７はメモリ書込み回路、８はＥＣＣチエツクおよび修正
を行うＥＣＣ回路、９はデバッグ動作時にＥＣＣ回路８
の動作を禁止するＥＣＣ禁止回路である。

図において、プログラム・メモリ１およびＥＣＣメモリ
２は、ＲＡＭで構成されている。プログラム・メモリ１
のデータ幅（命令長）は２バイトであり１通常動作時に
は、その１ビツトエラー修正および２ビツトエラー検出
可能な６ビントのＥＣＣデータがＥＣＣメモリ２に格納
される。他方。

デバッグ動作時には、ＥＣＣデータの代わりにトレース
・コードがＥＣＣメモリ２に格納される。

ＥＣＣメモリ２へのトレース・コードの設定は。

コンソール６から与えられる指示で、プロセッサ５およ
びメモリ書込み回路７により行われる。

トレース・コードは６ビツトで構成され、たとえば第３
図に示すように、　ｈｅｘ　’００’の値のときはトレ
ース不要とし、それ以外の値ｈｅｘ“０１゛〜ｈｅに°
３ｆ゛のときはトレースを指示するものとする。これら
のトレース指示値には、たとえばプログラムフローのル
ート番号を使用することができる。

プログラム・メモリ１およびＥＣＣメモリ２の各対応す
るアドレスの領域は、プロセッサ５から与えられるアド
レスによって同時にアクセスされる。

ＥＣＣ回路８は３通常動作時にプログラム・メモリ１か
ら読み出された命令データとＥＣＣメモＵ　２から読み
出されたＥＣＣデータとに基づいて。

エラーチエツクおよび修正を行い、結果のデータをプロ
セッサ５へ転送するが、デバッグ動作時にはＥＣＣ禁止
回路９により動作を禁止される。また、デバッグ動作時
にＥＣＣメモリ２から読み出されたトレース・コードは
、トレース制御回路３へ転送される。

トレース制御回路３は、入力されたトレース・コードを
認識し、　ｈｅｘ　’００’以外の値の場合は、その値
をトレース・メモリ４に記録する。このトレース制御回
路３は、トレース・メモリ４の逐次のアドレス更新を制
御し、またトレース情報がトレース・メモリの容量を超
えたときは、最新の一定量のトレース情報が常に保持さ
れるようにトレース・メモリ４を循環更新するように制
御する。

トレース・コードのトレース指示値にフローのルート番
号を用いた場合、トレース・メモリ４には、プログラム
の実行ステップにしたがった一連のルート番号が記録さ
れるので、プログラムの命令ステップの実行順序を容易
に把握することができる。

また、ＥＣＣメモリ２をＲＡＭで構成しているため、ト
レース・コードの指示値を動的に変換することができ、
状況に応じて柔軟にデバッグを進めることができる。

〔発明の効果〕

本発明によれば、予めトレース・コードを定義してＥＣ
Ｃメモリに設定しておくことにより、ファームウェア・
プログラムの命令ステップの実行順序について容易にト
レース情報を得ること沙（でき、しかも既存のＥＣＣメ
モリを利用しているため、ハードウェアの増加を僅かな
量に抑えることができ、またプログラムに余分なステッ
プを設けたり実行遅延を生じさせない利点をもつ。

【図面の簡単な説明】

第１図ｆａｌ、　（ｂ）は１本発明の原理的構成図、第
２図は本発明の１実施例の構成図、第３図はトレース・
コードの説明図、第４図はファームウェア・プログラム
を内蔵する従来の装置の構成図である。 第１図中。 ｌニブログラム・メモリ ２　：　ＥＣＣメモリ ３ニドレ一ス制御回路 ４ニドレース・メモリ

Claims (1)

1. 【特許請求の範囲】 プログラム・メモリ（１）とＥＣＣメモリ（２）とを用
   いてファームウェア・プログラムをＥＣＣ付きで内蔵し
   動作させる装置において、 ＥＣＣメモリ（２）に結合され、ファームウェア・プロ
   グラムの命令ステップの実行順序を示すトレース情報を
   収集する制御を行うトレース制御回路（３）と、 トレース情報を記録するトレース・メモリ（４）とを設
   け、 ファームウェア・プログラムのデバッグの際、トレース
   情報を収集する命令ステップに対応するアドレスのＥＣ
   Ｃメモリ（２）に、トレース動作の指示とファームウェ
   ア・プログラム内における命令ステップの順序とを示す
   トレース・コードを予め設定し、 トレース制御回路（３）は、ＥＣＣメモリ（２）から上
   記トレース・コードが読み出されるごとにそのトレース
   ・コードをトレース・メモリ（４）に順次記録すること
   を特徴とするファームウェア・プログラムのデバッグ方
   式。