JPH01168051A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01168051A JPH01168051A JP62325881A JP32588187A JPH01168051A JP H01168051 A JPH01168051 A JP H01168051A JP 62325881 A JP62325881 A JP 62325881A JP 32588187 A JP32588187 A JP 32588187A JP H01168051 A JPH01168051 A JP H01168051A
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- pattern
- layer
- mask
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
半導体集積回路の集積度向上により半導体集積回路パタ
ーンの微細化の要求はますます強（なっている。トラン
ジスタや容量パターンと並んで電気抵抗パターンも微細
なパターンが要求される。
ーンの微細化の要求はますます強（なっている。トラン
ジスタや容量パターンと並んで電気抵抗パターンも微細
なパターンが要求される。
従来の技術
微細な電気抵抗パターンを精度良く形成するには、解像
度の高いマスク合わせ装置と、高性能なエツチング装置
が必要であった。
度の高いマスク合わせ装置と、高性能なエツチング装置
が必要であった。
代表例として、多結晶シリコンによる微細電気抵抗パタ
ーンを形成する方法を第２図（ａ）〜（Ｃ）の工程順断
面図に従って説明する。第２図はパターンの断面形状図
である。まず、第２図（ａ）に示すように一導電型半導
体基板１上に絶縁膜２を形成し、さらにその上に多結晶
シリコン層３を形成する。
ーンを形成する方法を第２図（ａ）〜（Ｃ）の工程順断
面図に従って説明する。第２図はパターンの断面形状図
である。まず、第２図（ａ）に示すように一導電型半導
体基板１上に絶縁膜２を形成し、さらにその上に多結晶
シリコン層３を形成する。
続いて、第２図（ｂ）に示すようにフォトレジストマス
クパターン１０が形成され、多結晶シリコン３を選択エ
ツチングすることにより第２図（Ｃ）に示すような微細
多結晶シリコンパターン１１が形成される。
クパターン１０が形成され、多結晶シリコン３を選択エ
ツチングすることにより第２図（Ｃ）に示すような微細
多結晶シリコンパターン１１が形成される。
発明が解決しようとする問題点
前述した従来方法で多結晶シリコンの微細パターンを形
成する場合、フォトレジストマスクパターン１０は非常
に高精度に形成する必要がある。
成する場合、フォトレジストマスクパターン１０は非常
に高精度に形成する必要がある。
すなわち、線幅１μｍ以下の多結晶シリコンパターン形
成する場合にはフォトレジストマスクパターン１０も線
幅１μｍ以下の微細パターンが必要であり、その実現に
は非常に高性能なマスク合わせ装置が必要である。さら
に、多結晶シリコン膜の選択エツチングに用いるドライ
エツチング装置も高性能なものでなければならない。
成する場合にはフォトレジストマスクパターン１０も線
幅１μｍ以下の微細パターンが必要であり、その実現に
は非常に高性能なマスク合わせ装置が必要である。さら
に、多結晶シリコン膜の選択エツチングに用いるドライ
エツチング装置も高性能なものでなければならない。
問題点を解決するための手段
本発明においては、第一層多結晶シリコンパターンを段
差形状が逆傾斜形状になるように形成し、その第一層多
結晶シリコン表面を酸化して二酸化シリコンによる絶縁
層を形成した後、第二層多結晶シリコン層を形成し、第
一層多結晶シリコンパターンの逆傾斜形状段差をマスク
として第二層多結晶シリコン層を選択エツチングするこ
とにより、第一層多結晶シリコンパターンにそって微細
線幅を有する第二層多結晶シリコンパターンを形成し、
これを微細電気抵抗パターンとする。
差形状が逆傾斜形状になるように形成し、その第一層多
結晶シリコン表面を酸化して二酸化シリコンによる絶縁
層を形成した後、第二層多結晶シリコン層を形成し、第
一層多結晶シリコンパターンの逆傾斜形状段差をマスク
として第二層多結晶シリコン層を選択エツチングするこ
とにより、第一層多結晶シリコンパターンにそって微細
線幅を有する第二層多結晶シリコンパターンを形成し、
これを微細電気抵抗パターンとする。
作用
本発明によれば、逆傾斜段差形状を有する第一層多結晶
シリコンパターンが非常に精度の良いエツチング用マス
クとなる。この場合、段差部の形状のみが重要であり、
第一層多結晶シリコンパターンそのものは微細である必
要はない。また、エツチング方法も通常広く使用されて
いる異方性ドライエツチング装置で対応できる。従って
、本発明によって、高価なマスク合わせ装置やエツチン
グ装置を新たに導入することな（従来設備のままで１μ
ｍ以下の微細電気抵抗パターンの形成が可能となる。
シリコンパターンが非常に精度の良いエツチング用マス
クとなる。この場合、段差部の形状のみが重要であり、
第一層多結晶シリコンパターンそのものは微細である必
要はない。また、エツチング方法も通常広く使用されて
いる異方性ドライエツチング装置で対応できる。従って
、本発明によって、高価なマスク合わせ装置やエツチン
グ装置を新たに導入することな（従来設備のままで１μ
ｍ以下の微細電気抵抗パターンの形成が可能となる。
実施例
本発明の実施例を第１図（ａ）〜（ｆ）を用いて説明す
る。第１図（ａ） 〜（ｄ）は工程順断面図、第１図（
ｅ） 、 （ｆ）は平面図である。第１図（ａ）は、Ｐ
型半導体シリコン基板１を熱酸化することによって膜厚
５０ｎｍの二酸化シリコン膜２を形成した後に、膜厚５
００ｎｍの第一層多結晶シリコン層３を形成した状態で
ある。第１図（ｂ）は、フォトレジストマスクを使用し
て第一層多結晶シリコン層３を選択エツチングし、逆傾
斜形状段差を有する第一層多結晶シリコンパターン４を
形成した状態である。次いで、第１図（Ｃ）のように、
第一層多結晶シリコンパターン４を熱酸化して表面に二
酸化シリコンによる絶縁層を形成した後、膜厚５００ｎ
ｍの第二層多結晶シリコン層５を形成する。この第二層
多結晶シリコン層５を第１図（ｅ）に示したようなフォ
トレジストパターン６のもとて選択ドライエツチングす
ると、逆傾斜段差を有する第一層多結晶シリコンパター
ン４の端部にそって第二層多結晶シリコンが、第１図（
ｄ）に示すように、幅・厚みともに約０．２μｍの柱状
のパターン７となって残る。従って、第１［Ｎ（ｆ）に
示されるように、フォトレジストパターン６によってマ
スクされていた場所に形成された電極パターン８，９の
間には、第二層多結晶シリコンパターン７のみが存在す
ることになり、それは微細な電気抵抗パターンとなる。
る。第１図（ａ） 〜（ｄ）は工程順断面図、第１図（
ｅ） 、 （ｆ）は平面図である。第１図（ａ）は、Ｐ
型半導体シリコン基板１を熱酸化することによって膜厚
５０ｎｍの二酸化シリコン膜２を形成した後に、膜厚５
００ｎｍの第一層多結晶シリコン層３を形成した状態で
ある。第１図（ｂ）は、フォトレジストマスクを使用し
て第一層多結晶シリコン層３を選択エツチングし、逆傾
斜形状段差を有する第一層多結晶シリコンパターン４を
形成した状態である。次いで、第１図（Ｃ）のように、
第一層多結晶シリコンパターン４を熱酸化して表面に二
酸化シリコンによる絶縁層を形成した後、膜厚５００ｎ
ｍの第二層多結晶シリコン層５を形成する。この第二層
多結晶シリコン層５を第１図（ｅ）に示したようなフォ
トレジストパターン６のもとて選択ドライエツチングす
ると、逆傾斜段差を有する第一層多結晶シリコンパター
ン４の端部にそって第二層多結晶シリコンが、第１図（
ｄ）に示すように、幅・厚みともに約０．２μｍの柱状
のパターン７となって残る。従って、第１［Ｎ（ｆ）に
示されるように、フォトレジストパターン６によってマ
スクされていた場所に形成された電極パターン８，９の
間には、第二層多結晶シリコンパターン７のみが存在す
ることになり、それは微細な電気抵抗パターンとなる。
抵抗値は、第一層多結晶シリコンパターン４の大きさに
よって調整可能である。
よって調整可能である。
発明の効果
微細電気抵抗パターンの形成に多結晶シリコンパターン
の逆傾斜段差を利用することにより、高価な設備を使う
ことな（目的の微細加工を実現できる。
の逆傾斜段差を利用することにより、高価な設備を使う
ことな（目的の微細加工を実現できる。
第１図は本発明実施例の概要を示すもので、（ａ）〜（
ｄ）は工程順断面図、（ｅ） 、 （ｆ）は平面パター
ン図、第２図（ａ）〜（Ｃ）は従来例工程順断面図であ
る。 １・・・・・・Ｐ型半導体シリコン基板、２・・・・・
・二酸化シリコン膜、３・・・・・・第一層多結晶シリ
コン層、４・・・・・・第一層多結晶シリコンパターン
、５・・・・・・第二層多結晶シリコン層、６・・・・
・・フォトレジストパターン、７・・・・・・？Ｍｍ抵
抗パターン、８，９・・・・・・第二層多結晶シリコン
による電極パターン。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第１ｃｇ
ｄ）は工程順断面図、（ｅ） 、 （ｆ）は平面パター
ン図、第２図（ａ）〜（Ｃ）は従来例工程順断面図であ
る。 １・・・・・・Ｐ型半導体シリコン基板、２・・・・・
・二酸化シリコン膜、３・・・・・・第一層多結晶シリ
コン層、４・・・・・・第一層多結晶シリコンパターン
、５・・・・・・第二層多結晶シリコン層、６・・・・
・・フォトレジストパターン、７・・・・・・？Ｍｍ抵
抗パターン、８，９・・・・・・第二層多結晶シリコン
による電極パターン。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第１ｃｇ
Claims (1)
- 一導電型半導体基板上に絶縁膜を形成し、その絶縁膜
上に第一層多結晶シリコンパターンを段差形状が逆傾斜
形状になるように形成し、その第一層多結晶シリコン表
面を酸化して二酸化シリコンによる絶縁層を形成した後
、第二層多結晶シリコン層を形成し、第一層多結晶シリ
コンパターンの逆傾斜形状段差をマスクとして選択エッ
チングを行うことにより第二層多結晶シリコンパターン
を第一層多結晶シリコンパターンにそって形成し、これ
を電気抵抗パターンとすることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325881A JPH01168051A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62325881A JPH01168051A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01168051A true JPH01168051A (ja) | 1989-07-03 |
Family
ID=18181651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62325881A Pending JPH01168051A (ja) | 1987-12-23 | 1987-12-23 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01168051A (ja) |
-
1987
- 1987-12-23 JP JP62325881A patent/JPH01168051A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0322053B2 (ja) | ||
| JP3015781B2 (ja) | 半導体素子のインダクタ製造方法 | |
| JPH01168051A (ja) | 半導体装置の製造方法 | |
| JPH0485829A (ja) | 半導体装置及びその製造方法 | |
| JPH0377362A (ja) | 半導体装置及びその製造方法 | |
| JPS63202953A (ja) | 半導体装置の製造方法 | |
| JPS6260241A (ja) | 多層配線構造の製造方法 | |
| JPH0327521A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JPH0497523A (ja) | 半導体装置の製造方法 | |
| JPH01286355A (ja) | 薄膜抵抗素子 | |
| JPH0444250A (ja) | 半導体装置の製造方法 | |
| JPH0564850B2 (ja) | ||
| JPS63213930A (ja) | 半導体装置の製造方法 | |
| JPS62118569A (ja) | 半導体装置の製造方法 | |
| JPS58125880A (ja) | ジヨセフソン接合素子 | |
| JPH0350722A (ja) | 半導体装置の製造方法 | |
| JPH022662A (ja) | 半導体装置の製造方法 | |
| JPH0542825B2 (ja) | ||
| JPS61112378A (ja) | 半導体装置の製造方法 | |
| JPS5889861A (ja) | 半導体装置およびその製造方法 | |
| JPH01179361A (ja) | 半導体素子製造方法 | |
| JPH02224268A (ja) | 半導体装置 | |
| JPS63257248A (ja) | 半導体装置の製造方法 | |
| JPS63107020A (ja) | 半導体装置の製造方法 | |
| JPS6262517A (ja) | 半導体装置の製造方法 |