JPH01169574A - ベクトル演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １度欠１ 本発明はベクトル演算装置に関し、特に中央処理装置か
らの制御によりこの中央処理装置と並行して演算処理が
可能なベクトル演算装置に関する。

良木弦」 従来、この種のベクトル演算装置は一例として第３図に
示す様な構成となっている０図において、レジスタファ
イル１はオペランドを中央処理装置５０から受取ったり
演算結果を書込むために使われ、６４ビット幅のレジス
タである。オペランドを中央処理装置５０から受取る部
分は２組あり（ＢＦｌ　、ＢＦ２　＞、現在実行中の演
算のほかに次の演算のオペランドも受取っておくことが
できるようになっている。またこのレジスタファイル１
は書込みアドレス１系統、読出しアドレス２系統をもっ
ているとする。

オペランドポインタレジスタ（ＡＤｌ　＞２及びオペラ
ンドポインタレジスタ（ＡＤ２　）３はレジスタファイ
ル１の読出しアドレスを示すレジスタである。これ等オ
ペランドポインタレジスタＡＤ１　、ＡＤ２で読出され
たデータはともに演算器６に入力される。またオペラン
ドポインタレジスタＡＤ２で読出されたデータは中央処
理装置５０へも送られる。

レジスタファイル切換えフリップフロップＣｌｌ０＞４
は、中央処理装置５０からのオペランド受取りバッファ
として２　、［のレジスタＢＦ１とＢＦ２とを演算−回
ごとに切換えるためのフリップフロップである。このフ
リップフロップ１１０が０のときにレジスタＢＰＩにロ
ードされ、フリップフロップ１１０が１のときレジスタ
ＢＦ２にロードされる。

アンロード可フリップフロップ（ＵＮＬ）　５は、ベク
トル演算装置５１が演算結果をレジスタファイル１に書
込んだときに１となり、中央処理装置５０がその演算結
果を受取ったとき０となるフリップフロップである。

演算器６は加減乗除等を実行する回路である。

制御部７は各種レジスタのセット／ホールド、レジスタ
ファイル１の書込みアドレス、演算器等の制御を行う回
路である。

いま、次式のようなベクトル演算を例にとって動作を説
明する。

Ｖｉ＋−ＡｉＸＢｉ　　　（ｉ＝１〜ｎ）これは、中央
処理装置５０からベクトル演算装置にＡｉとＢｉの２つ
のオペランドを送り、乗算実行後その結果を中央処理装
置へ送るという演算を複数組のオペランドについて連続
的に実行する演算である。

このベクトル命令の実行に入ると、まず中央処理装置５
０は１組目のオペランドＡＩ　、Ｂ１をベクトル演算装
置５１のレジスタファイルＢＦ１に送込む。ベクトル演
算装置５１はオペランドが届くと直に１回目の乗算を開
始する。中央処理装置５０は１組目のオペランドに引き
続き２組目のオペランドＡ２　、Ｂ２を池のレジスタＢ
Ｆ２に送込む、そして、１回目の乗算の結果を受取るた
めに、ベクトル演算装置５１の演算終了を待つ。ベクト
ル演算装置５１で１回目の乗算の結果がレジスタファイ
ル１に書かれると、書込んだアドレスがＡＤ２レジスタ
３にセットされ、ＵＮＬフリップフロップ５が“１″と
なる。中央処理装置５ｏはフリップフロップ５が“１”
となったことによって、ＡＤ２レジスタ３でアドレスさ
れるレジスタファイルの値を受取り、受取りが終了する
と、フリップフロップ５を“０”にする。ベクトル演算
装置５１はこのフリップフロップ５が“０″になったこ
とによって、次の２組目の演算のためにオペランドポイ
ンタレジスタＡＤ１　、ＡＤ２をセットして実行を開始
する。

上述した従来のベクトル演算装置では、ベクトル演算装
置で演算が終了して結果を書き、ＵＮＬフリップフロッ
プ５が論理１にＡＤ２レジスタ３に演算結果が書かれた
レジスタファイルのアドレスがセットされると、このＡ
Ｄ２レジスタ３で指定されたレジスタファイルのデータ
を中央処理装置が受取るので、中央処理装置がこの演算
結果を受取り終えるまでＡＤ２レジスタ３の値を壊すこ
とはできない。そのために、ベクトル演算装置はＡＤ２
レジスタ３で次のオペランドアドレスを指して演算を開
始するということができない、すなわち、中央処理装置
が演算結果を受取り終りｔｌＮＬフリップフロップ５が
論理０になるまでの間、ベクトル演算装置は演算動作を
停止しなければならないという欠点がある。

発明の目的 本発明の目的は、演算実行が停止する時間をなくしてよ
り高速にベクトル演算を実行することが可能なベクトル
演算装置を提供することである。

発明の構成 本発明によれば、中央処理装置の制御の下でこの中央処
理装置とは独立して演算実行可能に構成され、独自のマ
イクロプログラムとオペランドとを保持するレジスタフ
ァイルを有するベクトル演算装置であって、演算結果を
一時格納するバッファレジスタと、前記中央処理装置へ
前記レジスタファイルの出力及び前記バッファレジスタ
の出力を択一的に送出するセレクタ手段と、前記バッフ
ァレジスタに格納されているデータを前記中央処理装置
へ転送する以前に次の演算結果を前記バッファレジスタ
へ書込むことを禁止する手段とを含むことを特徴とする
ベクトル演算装置が得られる。

実施例 次に、本発明について図面を参照して説明する。

第１図は本発明の一実施例のブロック図である。

図中の番号１〜７は第３図と同じであってその説明は省
略する。演算結果格納バッファレジスタ（ＢＥＢＦ）　
８はベクトル演算装置５１での演算結果をレジスタファ
イル１と同時にセットし、中央処理装置５０へ送出す６
４ビツトのレジスタである。

演算結果セレクト信号フリップフロップ（ＢＥＳ　）９
は、中央処理装置へ送る演算結果をレジスタファイル１
から送出するか、バッファレジスタ（ＢＥＢＦ）　Ｆ３
から送出するがを選択する信号を保持するレジスタであ
り、そのときのソフトウェア命令によって決定される。

書込抑止信号生成回路１ｏは、バッファレジスタ８に書
込まれたデータを中央処理装置が受けとる前に次の演算
結果をバッファレジスタ８に書こうとしたときに、それ
を抑止する信号を発生する回路で詳細を第２図に示す。

第２図において、信号線１０１は従来からある、ベクト
ル演算装置５１内のマイクロ１０グラムの実行抑止信号
、信号線１０２はバッファレジスタ８への演算結果の書
込み指示信号、信号ｆｌ１１０３はＯＮ［フリップフロ
ップ５の出力信号である。また２０はアンドゲート、２
１はオアゲートであり、信号線１０４は前の演算結果を
中央処理装置が受取る前に次の演算結果をバッファレジ
スタ８に書込むことを抑止する信号である。信号線１０
５は従来からの実行抑止信号１０１と本実施例で必要と
なった実行抑止信号１０４とを論理和処理した新たなマ
イクロプログラムの実行抑止信号である。

ここで、従来技術と同様乗算のベクトル命令について動
作を説明する。まず、このベクトル命令が開始されると
、そのオペコードにより判断されてＢＥＳフリップフロ
ップ９が論理１にセットされ、中央処理装置にはバッフ
ァレジスタ８の値がセレクタ１１を介して見えるように
なる。

そして、１組目のオペランドＡＩ　、Ｂ１がベクトル演
算装置５１のレジスタファイル１内のレジスタＢＦ１に
ロードされ、ベクトル演算装置５１は１回目の乗算を開
始する。中央処理装置５０は引き続き２組目のオペラン
ドＡ２　、Ｂ２をベクトル演算装置５１のレジスタＢＦ
２にロードし、１回目の乗算の結果を待つ。

ベクトル演算装置５１で１回目の乗算の結果がレジスタ
ファイル１に書込まれると同時に、バッファレジスタ８
にも書込まれ、ＵＮＬフリップフロップ５がセットされ
る。このとき、第２図のアンドゲート２０の信号１０２
にバッファレジスタ９への書込み指示があった場合、ア
ンドゲート２ｏの出力１０４が抑止信号となり、レジス
タファイル９への書込みは抑止される。そしてＡＤＩレ
ジスタ２、ＡＤ２レジスタ３は２回目のオペランドが格
納されているアドレスを夫々指す、そして、すぐに２回
目の乗算が開始される。中央処理装置５０はＵＮＬフリ
ップフロップ５がセットされたことによって、セレクタ
１１を介してバッファレジスタ８の値を受取り当該フリ
ップフロラ１５をリセットする。続いて３組目のオペラ
ンドＡ３　、Ｂ３をレジスタＢＦ１ヘロードして２回目
の結果を待つ。

発明の詳細 な説明したように、本発明によれば、中央処理装置への
演算結果のバッファレジスタを設けることによって、ベ
クトル演算装置は中央処理装置が演算結果を受取り終わ
るのを待つことなく、次の演算を開始できるため、ベク
トル演算装置で演算実行が停止する時間がなくなりより
高速にベクトル演算を実行できるという効果がある。

例えば、６４ビツトの演算結果の転送には、３２ビツト
のデータバスで２タロツクサイクルかかるが、１回の演
算で２クロツクサイクルであるがら、多数組のオペラン
ドを連続で実行するベクトル命令では、かなり性能向上
が期待できることになる。

【図面の簡単な説明】

第１図は本発明の実施例のブロック図、第２図は第１図
の１部具体例を示す回路図、第３図は従来のベクトル演
算装置のブロック図である。 主要部分の符号の説明 １・・・・・・レジスタファイル ６・・・・・・演算器 ７・・・・・・制御部 ８・・・・・・バッファレジスタ ９・・・・・・演算結果セレクト信号 フリップフロップ １０・・・・・・書込抑止信号生成回路１１・・・・・
・セレクタ

Claims (1)

【特許請求の範囲】
1. 中央処理装置の制御の下でこの中央処理装置とは独立し
   て演算実行可能に構成され、独自のマイクロプログラム
   とオペランドとを保持するレジスタファイルを有するベ
   クトル演算装置であって、演算結果を一時格納するバッ
   ファレジスタと、前記中央処理装置へ前記レジスタファ
   イルの出力及び前記バッファレジスタの出力を択一的に
   送出するセレクタ手段と、前記バッファレジスタに格納
   されているデータを前記中央処理装置へ転送する以前に
   次の演算結果を前記バッファレジスタへ書込むことを禁
   止する手段とを含むことを特徴とするベクトル演算装置
   。