JPH01173132A - マイクロプログラム制御装置 - Google Patents
マイクロプログラム制御装置Info
- Publication number
- JPH01173132A JPH01173132A JP62332027A JP33202787A JPH01173132A JP H01173132 A JPH01173132 A JP H01173132A JP 62332027 A JP62332027 A JP 62332027A JP 33202787 A JP33202787 A JP 33202787A JP H01173132 A JPH01173132 A JP H01173132A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はマイクロプロセッサの制御装置、特に複数のマ
イクロ命令列より成るマイクロプログラムの実行順をル
制御するマイクロプログラム制御装置に関するものであ
る。
イクロ命令列より成るマイクロプログラムの実行順をル
制御するマイクロプログラム制御装置に関するものであ
る。
従来の技術
従来のマイクロプログラム制御装置としては、例えば、
ナショナル テクニカル レポート（Ｎａｔｉｏｎａｌ
Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ）、Ｖｏｌ、２９
、ｐ、１１６（１９８３）に示されている。
ナショナル テクニカル レポート（Ｎａｔｉｏｎａｌ
Ｔｅｃｈｎｉｃａｌ Ｒｅｐｏｒｔ）、Ｖｏｌ、２９
、ｐ、１１６（１９８３）に示されている。
第４図はこの従来のマイクロプログラム＊ｊｉｍｌ装置
のブロック図を示すものであり、ｌは複数のマイクロ命
令列より成るマイクロプログラムを機能単位に分割した
ものである機能ブロックを各々連続したアドレス領域に
格納する制御記憶（ＲＯＭ）である。２はマクロ命令解
読器（以下、ＭＰＩ、Ａと称す。）でマクロ命令に従っ
て前記機能ブロックの先頭アドレスを順次発生する。３
はブロック数レジスタ（ＢＮＲ）、４は制御記憶１のア
ドレスを示すアドレスレジスタである。５はインクリメ
ンタでアドレスレジスタ４のアドレスを１増す。
のブロック図を示すものであり、ｌは複数のマイクロ命
令列より成るマイクロプログラムを機能単位に分割した
ものである機能ブロックを各々連続したアドレス領域に
格納する制御記憶（ＲＯＭ）である。２はマクロ命令解
読器（以下、ＭＰＩ、Ａと称す。）でマクロ命令に従っ
て前記機能ブロックの先頭アドレスを順次発生する。３
はブロック数レジスタ（ＢＮＲ）、４は制御記憶１のア
ドレスを示すアドレスレジスタである。５はインクリメ
ンタでアドレスレジスタ４のアドレスを１増す。
以上のように構成された従来のマイクロプログラム制御
装置において、マクロ命令ＩＮＳが制御記憶ｌの機能ブ
ロックをＡ％ Ｂ、 Ｃの順に実行する場合を例に以下
その動作を第５図、第６図を使用して説明する。第５図
はＭＰＬＡ２の入力に対する出力を示した図で、第６図
は制御記憶ｌの中の機能ブロックを示した図である。
装置において、マクロ命令ＩＮＳが制御記憶ｌの機能ブ
ロックをＡ％ Ｂ、 Ｃの順に実行する場合を例に以下
その動作を第５図、第６図を使用して説明する。第５図
はＭＰＬＡ２の入力に対する出力を示した図で、第６図
は制御記憶ｌの中の機能ブロックを示した図である。
ＭＰＬＡ２がマクロ命令の解読を閏始するときＢＮＲ３
は”ＯＴｊとなっている。この状態で新しくＩＮＳがＭ
Ｐ Ｌ Ａ ２に入力されると、ＭＰＬＡ２はアドレ
スレジスタ４へ機能ブロックＡの先頭アドレスａを出力
し、ＢＮＲ３には”０”以外のコードｎ１を出力する。
は”ＯＴｊとなっている。この状態で新しくＩＮＳがＭ
Ｐ Ｌ Ａ ２に入力されると、ＭＰＬＡ２はアドレ
スレジスタ４へ機能ブロックＡの先頭アドレスａを出力
し、ＢＮＲ３には”０”以外のコードｎ１を出力する。
アドレスレジスタ４は先頭アドレスａをそのままＲＯＭ
Ｉへ転送し、機能ブロックへの先頭命令がアクセスされ
る。次のサイクルではアドレスレジスタ４はＭ ））
Ｌ Ａ ２からの入力を受は付けず、ｌサイクル前のア
ドレスをインクリメントしたアドレスをＲＯＭＩへ転送
し、機能ブロックへのマイクロ命令が順次アクセスされ
る。機能ブロックＡの最後の命令が実行されると、ブロ
ック終了信号（ＥＯＢ）が出力される。
Ｉへ転送し、機能ブロックへの先頭命令がアクセスされ
る。次のサイクルではアドレスレジスタ４はＭ ））
Ｌ Ａ ２からの入力を受は付けず、ｌサイクル前のア
ドレスをインクリメントしたアドレスをＲＯＭＩへ転送
し、機能ブロックへのマイクロ命令が順次アクセスされ
る。機能ブロックＡの最後の命令が実行されると、ブロ
ック終了信号（ＥＯＢ）が出力される。
これによってＭＰＬＡ２は再度動作し、ＩＮＳとＢＮＲ
３からの入力ｎ １とで新しく、機能ブロックＢの先頭
アドレスｂをアドレスレジスタ４へ、”０”、ｎｌ以外
のコードｎ２をＥ３ＮＲ３へ各々出力する。ＥＯＢ信号
がある場合は、アドレスレジスタ４はインクリメントさ
れたアドレスでなくＭＰＬＡ２からのアドレスを取り込
み、そのままＲＯＭＩへ転送する。以下機能ブロックＢ
のマイクロ命令を実行後、機能ブロックＣがアクセスさ
れ、これも終了するとＩＮＳの実行が完了する。
３からの入力ｎ １とで新しく、機能ブロックＢの先頭
アドレスｂをアドレスレジスタ４へ、”０”、ｎｌ以外
のコードｎ２をＥ３ＮＲ３へ各々出力する。ＥＯＢ信号
がある場合は、アドレスレジスタ４はインクリメントさ
れたアドレスでなくＭＰＬＡ２からのアドレスを取り込
み、そのままＲＯＭＩへ転送する。以下機能ブロックＢ
のマイクロ命令を実行後、機能ブロックＣがアクセスさ
れ、これも終了するとＩＮＳの実行が完了する。
そして、ＢＮＲ３が”０”にセットされ、次のマクロ命
令の解読を始める。
令の解読を始める。
発明が解決しようとする問題点
しかしながら上記のような構成では、各機能ブロックの
終了時点で次の機能ブロックへのアドレス発生はマクロ
命令解読器によって行うため、機能ブロックのコールが
不可能で機能ブロックを有効に利用できないという問題
点を有していた。
終了時点で次の機能ブロックへのアドレス発生はマクロ
命令解読器によって行うため、機能ブロックのコールが
不可能で機能ブロックを有効に利用できないという問題
点を有していた。
本発明はかかる点に鑑み、制御記憶の中にコーディング
された機能ブロックを有効に利用することのできるのマ
イクロプログラム制御装置を提供することを目的とする
。
された機能ブロックを有効に利用することのできるのマ
イクロプログラム制御装置を提供することを目的とする
。
問題点を解決するための手段
本発明は複数のマイクロ命令列より成るマイクロプログ
ラムを機能単位に分割したものである機能ブロックと、
各機能ブロックを連続したアドレス領域に格納する制御
記憶と、マクロ命令に従って機能ブロックの先頭アドレ
スを順次発生するマクロ命令解読器と、マイクロ命令の
コール命令実行時にリターンアドレスを格納するスタッ
クと、前記スタックが空であることを検出する検出器と
、前記マクロ命令解読器からのアドレスを第１の入力と
し前記スタックの先頭の内容を第２の入力とし前記制御
記憶に対するアドレスを出力するアドレスレジスタとを
備え、リターン命令実行時にアドレスレジスタはスタッ
クが空でなければ第２の入力をスタックが空であれば第
１の入力を格納することを特徴とするマイクロプログラ
ム制御装置である。
ラムを機能単位に分割したものである機能ブロックと、
各機能ブロックを連続したアドレス領域に格納する制御
記憶と、マクロ命令に従って機能ブロックの先頭アドレ
スを順次発生するマクロ命令解読器と、マイクロ命令の
コール命令実行時にリターンアドレスを格納するスタッ
クと、前記スタックが空であることを検出する検出器と
、前記マクロ命令解読器からのアドレスを第１の入力と
し前記スタックの先頭の内容を第２の入力とし前記制御
記憶に対するアドレスを出力するアドレスレジスタとを
備え、リターン命令実行時にアドレスレジスタはスタッ
クが空でなければ第２の入力をスタックが空であれば第
１の入力を格納することを特徴とするマイクロプログラ
ム制御装置である。
作用
本発明は前記した構成により、機能ブロックの最終行に
ブロック終了命令の代わりにリターン命令を格納し、リ
ターン命令を実行する時のスタックの状態で次に実行す
る機能ブロックの先頭アドレスをマクロ命令解読器から
格納するかスタックから格納するか制御することで機能
ブロックのコールが可能となる。
ブロック終了命令の代わりにリターン命令を格納し、リ
ターン命令を実行する時のスタックの状態で次に実行す
る機能ブロックの先頭アドレスをマクロ命令解読器から
格納するかスタックから格納するか制御することで機能
ブロックのコールが可能となる。
実施例
第１図は本発明の一実施例におけるマイクロプログラム
制御装置のブロック図を示すものである。
制御装置のブロック図を示すものである。
第１図において、１０は複数のマイクロ命令列より成る
マイクロプログラムを機能単位に分割したものである機
能ブロックを各々連続したアドレス領域に格納する制御
記憶（以下、ＲＯＭと称す、）であり、１１はＲＯＭｌ
０と同種のマイクロ命令を格納する書換え可能制御記憶
（以下、ＲＡＭと称す。）である。１２はマクロ命令解
読器（ＭＰｌ−Ａ）でマクロ命令に従って機能ブロック
の先頭アドレスを順次発生する。１３はブロック数レジ
スタ（ＢＮＲ）、１４はＲＯＭｌ０及びＲＡＭｌ１のア
ドレスを示すアドレスレジスタである。１５はインクリ
メンタでアドレスレジスタ１４のアドレスを１増す。１
６はコール命令実行特にリターンアドレスを格納するス
タック、１７はスタック１６が空か否かを検出するスタ
ック検出器である。 １８．１９はＡＮＤゲートであ
る。
マイクロプログラムを機能単位に分割したものである機
能ブロックを各々連続したアドレス領域に格納する制御
記憶（以下、ＲＯＭと称す、）であり、１１はＲＯＭｌ
０と同種のマイクロ命令を格納する書換え可能制御記憶
（以下、ＲＡＭと称す。）である。１２はマクロ命令解
読器（ＭＰｌ−Ａ）でマクロ命令に従って機能ブロック
の先頭アドレスを順次発生する。１３はブロック数レジ
スタ（ＢＮＲ）、１４はＲＯＭｌ０及びＲＡＭｌ１のア
ドレスを示すアドレスレジスタである。１５はインクリ
メンタでアドレスレジスタ１４のアドレスを１増す。１
６はコール命令実行特にリターンアドレスを格納するス
タック、１７はスタック１６が空か否かを検出するスタ
ック検出器である。 １８．１９はＡＮＤゲートであ
る。
以上のように構成されたこの実施例のマイクロプログラ
ム制御装置について、以下その動作を第２図、第３図も
使用して説明する。第２図はＭＰＬＡ１２の入力に対応
する出力を示した図で、第３図はＲＯＭＩＯ１ＲＡＭＩ
ＩＯ中の機能ブロックを示した図である。
ム制御装置について、以下その動作を第２図、第３図も
使用して説明する。第２図はＭＰＬＡ１２の入力に対応
する出力を示した図で、第３図はＲＯＭＩＯ１ＲＡＭＩ
ＩＯ中の機能ブロックを示した図である。
最初にＭＰＬＡ１２からＲＯＭｌ０の機能ブロックを実
行する場合をマクロ命令ｌＮ５Ｉが制御記憶１０の機能
ブロックＡ１、Ｂｌ、ＣＩの順に実行する例を使用して
説明する。マクロ命令の解読を問始するときＢＮＲｌ
３は”０”となっている。この状態で新しく［ＮＳ１が
ＭＰＬＡ１２に入力されると、アドレスレジスタ１４へ
機能ブロックＡＩの先頭アドレスａｌを出力し、ＢＮＲ
Ｉ３には”０゛２以外のコードｎｌｌを出力する。アド
レスレジスタ１４は先頭アドレスａｌをそのままＲＯＭ
ｌ０へ転送し、機能ブロックＡＩの先頭命令がアクセス
される。次のサイクルではアドレスレジスタ１４はＭＰ
ＬＡ１２からの入力を受は付けず、ｌサイクル前のアド
レスをインクリメントしたアドレスをＲＯＭｌ０へ転送
し、機能ブロックＡ１のマイクロ命令が順次アクセスさ
れる。
行する場合をマクロ命令ｌＮ５Ｉが制御記憶１０の機能
ブロックＡ１、Ｂｌ、ＣＩの順に実行する例を使用して
説明する。マクロ命令の解読を問始するときＢＮＲｌ
３は”０”となっている。この状態で新しく［ＮＳ１が
ＭＰＬＡ１２に入力されると、アドレスレジスタ１４へ
機能ブロックＡＩの先頭アドレスａｌを出力し、ＢＮＲ
Ｉ３には”０゛２以外のコードｎｌｌを出力する。アド
レスレジスタ１４は先頭アドレスａｌをそのままＲＯＭ
ｌ０へ転送し、機能ブロックＡＩの先頭命令がアクセス
される。次のサイクルではアドレスレジスタ１４はＭＰ
ＬＡ１２からの入力を受は付けず、ｌサイクル前のアド
レスをインクリメントしたアドレスをＲＯＭｌ０へ転送
し、機能ブロックＡ１のマイクロ命令が順次アクセスさ
れる。
機能ブロックＡＩの最終行のリターン命令（／ＲＥＴ）
が実行されると、リターン信号（ＲＥＴ）が出力される
。この時スタック１６は空なのでＡＮＤゲート１８が”
ｏｎ”する。それによってＭＰＬＡ１２は再度動作し、
ｌＮ５ＩとＢＮＲｌ ３からの入力ｎｌｌとで新しく、
機能ブロックＢｌの先頭アドレスｂ１をアドレスレジス
タ１４へ、”０”、ｎｉｌ以外のコードｎ１２をＢＮＲ
１３へ各々出力する。ＲＥＴ信号がありスタック１６が
空の場合は、アドレスレジスタ１４はインクリメントさ
れたアドレスでなくＭＰＬＡ１２からのアドレスを取り
込み、そのままＲＯＭｌ０へ転送する。以下機能ブロッ
クＢｌのマイクロ命令を実行後、機能ブロックＣＩがア
クセスされ、これも終了するとｌＮ５Ｉの実行が完了す
る。そして、ＢＮＲ１３が”０”にセットされ、次のマ
クロ命令の解読を始める。
が実行されると、リターン信号（ＲＥＴ）が出力される
。この時スタック１６は空なのでＡＮＤゲート１８が”
ｏｎ”する。それによってＭＰＬＡ１２は再度動作し、
ｌＮ５ＩとＢＮＲｌ ３からの入力ｎｌｌとで新しく、
機能ブロックＢｌの先頭アドレスｂ１をアドレスレジス
タ１４へ、”０”、ｎｉｌ以外のコードｎ１２をＢＮＲ
１３へ各々出力する。ＲＥＴ信号がありスタック１６が
空の場合は、アドレスレジスタ１４はインクリメントさ
れたアドレスでなくＭＰＬＡ１２からのアドレスを取り
込み、そのままＲＯＭｌ０へ転送する。以下機能ブロッ
クＢｌのマイクロ命令を実行後、機能ブロックＣＩがア
クセスされ、これも終了するとｌＮ５Ｉの実行が完了す
る。そして、ＢＮＲ１３が”０”にセットされ、次のマ
クロ命令の解読を始める。
次にＲＡＭＩＩからＲＯＭｌ０の機能ブロックＡＩをコ
ールする場合を説明する。マクロ命令解読器１２がＲＡ
ＭＩＩ中のマイクロ命令を実行するマクロ命令ｌＮ５２
の解読を開始するどきＢＮＲ１３は”０”となっている
。この状態で新しくＩ ＮＳ２がＭＰＬＡ１２に入力さ
れると、アドレスレジスタ１４へＲＡＭＩＩ中の実行問
始アドレス（１１を出力し、ＢＮＲ１３には”Ｏｔｔ以
外のコードｎ１３を出力する。アドレスレジスタ１４は
実行問始アドレスｄ１をそのままＲＡＭＩＩへ転送する
。次のサイクルではアドレスレジスタＩ４はＭＰＬＡ
１２からの入力を受は付けず、ｌサイクル前のアドレス
をインクリメントしたアドレスをＲＯＭｌ０へ転送し、
機能ブロックＡ１のマイクロ命令が順次アクセスされる
。ＲＡＭＩＩ中で機能ブロックＡＩのコール命令が実行
されると、ＲＡＭＩＩ上の次のアドレスがスタック１６
に格納されアドレスレジスタ１４へ機能ブロックＡＩの
先頭アドレスａｌを出力する。アドレスレジスタ１４は
先頭アドレスａｌをそのままＲＯＭｌ０へ転送し、機能
ブロックＡＩの先頭命令がアクセスされる。次のサイク
ルではアドレスレジスタ１４はＭＰＬＡ１２からの入力
を受は付けず、１サイクル前のアドレスをインクリメン
トしたアドレスをＲＯＭ１０へ転送し、機能ブロックＡ
Ｉのマイクロ命令が順次アクセスされる。機能ブロック
ＡＩの最後の命令（リターン命令）が実行されると、リ
ターン信号（ＲＥＴ）が出力される。この時スタック１
６は空ではないのでＡＮＤゲート１９が”ｏｎ”する。
ールする場合を説明する。マクロ命令解読器１２がＲＡ
ＭＩＩ中のマイクロ命令を実行するマクロ命令ｌＮ５２
の解読を開始するどきＢＮＲ１３は”０”となっている
。この状態で新しくＩ ＮＳ２がＭＰＬＡ１２に入力さ
れると、アドレスレジスタ１４へＲＡＭＩＩ中の実行問
始アドレス（１１を出力し、ＢＮＲ１３には”Ｏｔｔ以
外のコードｎ１３を出力する。アドレスレジスタ１４は
実行問始アドレスｄ１をそのままＲＡＭＩＩへ転送する
。次のサイクルではアドレスレジスタＩ４はＭＰＬＡ
１２からの入力を受は付けず、ｌサイクル前のアドレス
をインクリメントしたアドレスをＲＯＭｌ０へ転送し、
機能ブロックＡ１のマイクロ命令が順次アクセスされる
。ＲＡＭＩＩ中で機能ブロックＡＩのコール命令が実行
されると、ＲＡＭＩＩ上の次のアドレスがスタック１６
に格納されアドレスレジスタ１４へ機能ブロックＡＩの
先頭アドレスａｌを出力する。アドレスレジスタ１４は
先頭アドレスａｌをそのままＲＯＭｌ０へ転送し、機能
ブロックＡＩの先頭命令がアクセスされる。次のサイク
ルではアドレスレジスタ１４はＭＰＬＡ１２からの入力
を受は付けず、１サイクル前のアドレスをインクリメン
トしたアドレスをＲＯＭ１０へ転送し、機能ブロックＡ
Ｉのマイクロ命令が順次アクセスされる。機能ブロック
ＡＩの最後の命令（リターン命令）が実行されると、リ
ターン信号（ＲＥＴ）が出力される。この時スタック１
６は空ではないのでＡＮＤゲート１９が”ｏｎ”する。
それによってスタック１６ｈ）らのリターンアドレスを
アドレスレジスタ１４へ格納する。この時ＭＰＬＡ１２
は動作しない。アドレスレジスタ１４はインクリメント
されたアドレスでなくスタック１６からのアドレスを取
り込み、そのままＲＡＭＩＩへ転送する。以下ＲＡＭ１
１中でリターン命令が実行されると、リターン信号（Ｒ
ＥＴ）が出力される。今度はスタック１６は空なのでＡ
ＮＤゲート１８が”ｏｎ”する。
アドレスレジスタ１４へ格納する。この時ＭＰＬＡ１２
は動作しない。アドレスレジスタ１４はインクリメント
されたアドレスでなくスタック１６からのアドレスを取
り込み、そのままＲＡＭＩＩへ転送する。以下ＲＡＭ１
１中でリターン命令が実行されると、リターン信号（Ｒ
ＥＴ）が出力される。今度はスタック１６は空なのでＡ
ＮＤゲート１８が”ｏｎ”する。
それによってＭＰＬＡ１２は再度動作し、以下機能ブロ
ックＥｌのマイクロ命令を実行後ｌＮ５２の実行が完了
する。そして、ＢＮＲ１３が”０”にセットされ、次の
マクロ命令の解読を始める。
ックＥｌのマイクロ命令を実行後ｌＮ５２の実行が完了
する。そして、ＢＮＲ１３が”０”にセットされ、次の
マクロ命令の解読を始める。
以上のようにこの実施例によれば、スタックの空検出器
を設けその状態によりリターン命令の解読を変更するこ
とでＲＡＭからもＲＯＭの内容がコールすることが可能
となる。
を設けその状態によりリターン命令の解読を変更するこ
とでＲＡＭからもＲＯＭの内容がコールすることが可能
となる。
なお、この実施例においてＲＯＭｌ０とＲＡＭ１１は分
離して示したが混在していてもよしＲＯＭのみでもよい
。
離して示したが混在していてもよしＲＯＭのみでもよい
。
また、この実施例においてマクロ命令Ｉ ＮＳ２は２ブ
ロツクの処理として示したが、何ブロックでも処理の方
法は変わらない。
ロツクの処理として示したが、何ブロックでも処理の方
法は変わらない。
発明の詳細
な説明したように、本発明によればｉＪ単な回路を付加
することで、ＲＯＭにコーディングされた機能ブロック
をコールすることが可能となり、特にＲＡＭＩでのマイ
クロプログラミングの容易さが得られ、プログラムの機
能向上を図ることが出来る。さらにＲＯＭ中の任意の機
能ブロックがマクロ命令と無関係に実行できるのでＲＯ
Ｍパターンのテストも効率よく行うことができ、その実
用的効果は大きい。
することで、ＲＯＭにコーディングされた機能ブロック
をコールすることが可能となり、特にＲＡＭＩでのマイ
クロプログラミングの容易さが得られ、プログラムの機
能向上を図ることが出来る。さらにＲＯＭ中の任意の機
能ブロックがマクロ命令と無関係に実行できるのでＲＯ
Ｍパターンのテストも効率よく行うことができ、その実
用的効果は大きい。
第１図は本発明の一実施例におけるマイクロプロゲラｌ
、ル１ｍ装置のブロック図、第２図は同実施例における
ＭＰＬＡの動作を説明する入出力図、第３図は同実施例
における制御記憶の中の機能ブロックのメモリマツプ、
第４図は従来のマイクロプログラム制御装置のブロック
図、第５図は同従来例におけるＭＰＬＡの動作を説明す
る入出力図、第６図は同従来例における制御記憶の中の
機能ブロックのメモリマツプである。 ＩＯ・・・ＲＯＭ、ＩＬ・・・ＲＡＭ。 １２・・・マクロ命令解読器（ＭＰＬＡ）、１４・・・
アドレスレジスタ、 １５・・・インクリメンタ、１６・・・スタック、１７
・・・スタック検出器。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 マイクロ命令 第２図 第４図
、ル１ｍ装置のブロック図、第２図は同実施例における
ＭＰＬＡの動作を説明する入出力図、第３図は同実施例
における制御記憶の中の機能ブロックのメモリマツプ、
第４図は従来のマイクロプログラム制御装置のブロック
図、第５図は同従来例におけるＭＰＬＡの動作を説明す
る入出力図、第６図は同従来例における制御記憶の中の
機能ブロックのメモリマツプである。 ＩＯ・・・ＲＯＭ、ＩＬ・・・ＲＡＭ。 １２・・・マクロ命令解読器（ＭＰＬＡ）、１４・・・
アドレスレジスタ、 １５・・・インクリメンタ、１６・・・スタック、１７
・・・スタック検出器。 代理人の氏名 弁理士 中尾敏男 はか１名第１図 マイクロ命令 第２図 第４図
Claims (2)
- （１）複数のマイクロ命令列より成るマイクロプログラ
ムを機能単位に分割した機能ブロックと、各機能ブロッ
クを連続したアドレス領域に格納する制御記憶と、マク
ロ命令に従って機能ブロックの先頭アドレスを順次発生
するマクロ命令解読器と、マイクロ命令のコール命令実
行時にリターンアドレスを格納するスタックと、前記ス
タックが空であることを検出する検出器と、前記マクロ
命令解読器からのアドレスを第１の入力とし前記スタッ
クの先頭の内容を第２の入力とし前記制御記憶に対する
アドレスを出力するアドレスレジスタとを備え、マイク
ロ命令のリターン命令実行時にアドレスレジスタは、前
記検出器の出力により、スタックが空でなければ第２の
入力をスタックが空であれば第１の入力を格納すること
を特徴とするマイクロプログラム制御装置。 - （２）前記制御記憶はＲＯＭ領域とＲＡＭ領域を有し、
前記機能ブロックをＲＯＭ領域内に格納し、前記コール
命令をＲＡＭ領域内に格納している特許請求の範囲第１
項記載のマイクロプログラム制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332027A JP2506874B2 (ja) | 1987-12-28 | 1987-12-28 | マイクロプログラム制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332027A JP2506874B2 (ja) | 1987-12-28 | 1987-12-28 | マイクロプログラム制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173132A true JPH01173132A (ja) | 1989-07-07 |
| JP2506874B2 JP2506874B2 (ja) | 1996-06-12 |
Family
ID=18250318
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62332027A Expired - Fee Related JP2506874B2 (ja) | 1987-12-28 | 1987-12-28 | マイクロプログラム制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2506874B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467262A (ja) * | 1990-07-09 | 1992-03-03 | Tsukuba Univ | 基本関数演算方式 |
-
1987
- 1987-12-28 JP JP62332027A patent/JP2506874B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0467262A (ja) * | 1990-07-09 | 1992-03-03 | Tsukuba Univ | 基本関数演算方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2506874B2 (ja) | 1996-06-12 |
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