JPH01175314A - 入力インバータ回路 - Google Patents
入力インバータ回路Info
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- JPH01175314A JPH01175314A JP62332299A JP33229987A JPH01175314A JP H01175314 A JPH01175314 A JP H01175314A JP 62332299 A JP62332299 A JP 62332299A JP 33229987 A JP33229987 A JP 33229987A JP H01175314 A JPH01175314 A JP H01175314A
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- JP
- Japan
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- transistors
- voltage
- circuit
- flip
- external input
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
- G11C7/1087—Data input latches
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
- Manipulation Of Pulses (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は人力インバータ回路に関し、特に外部入力電圧
と基準電圧とを比較増幅する入力インバータ回路に関す
る。
と基準電圧とを比較増幅する入力インバータ回路に関す
る。
従来の技術
現在、メモリ集積回路の分野において数多くの入力イン
バータ回路の構成が提案され用いられているが、一般に
人力インバータ回路が安定かつ正常に動作するためには
、外部入力電圧のラッチ機能を備え、また、特性の上で
人力レベル判定における不感帯幅が狭く、更に、回路構
成が簡素であること等が望ましいとされている。
バータ回路の構成が提案され用いられているが、一般に
人力インバータ回路が安定かつ正常に動作するためには
、外部入力電圧のラッチ機能を備え、また、特性の上で
人力レベル判定における不感帯幅が狭く、更に、回路構
成が簡素であること等が望ましいとされている。
第３図は、従来の入力インバータ回路の構成例を示すブ
ロック図である。
ロック図である。
この入力インバータ回路は、外部入力電圧Ｖ１．ｌおよ
び基準電圧Ｖ ｒ ｅ ｒをそれぞれラッチするトラン
ジスタＪ２３およびＪ２４と、このトランジスタＪ２３
のソースにそのゲートを接続されるトランジスタＪ２１
と、トランジスタＪ２４のソースにそのゲートを接続さ
れるトランジスタＪ２２とから主に構成される回路を備
え、更に、外部入力端子ＶＩＨおよび基準電圧Ｖ ｒ
ｅ ｆにより生じた差電圧を比較並びに増幅する差電圧
増幅フリップフロップ回路と、増幅初期に節点Ｎ２．並
びにＮ２゜の電圧を高めるコンデンサＣ２１、Ｃ２□と
およびトランジスタＪ２Ｓ、Ｊ２Ｂ、Ｊ２７１．Ｊ２ｓ
により形成されるワンショット回路より構成される。
び基準電圧Ｖ ｒ ｅ ｒをそれぞれラッチするトラン
ジスタＪ２３およびＪ２４と、このトランジスタＪ２３
のソースにそのゲートを接続されるトランジスタＪ２１
と、トランジスタＪ２４のソースにそのゲートを接続さ
れるトランジスタＪ２２とから主に構成される回路を備
え、更に、外部入力端子ＶＩＨおよび基準電圧Ｖ ｒ
ｅ ｆにより生じた差電圧を比較並びに増幅する差電圧
増幅フリップフロップ回路と、増幅初期に節点Ｎ２．並
びにＮ２゜の電圧を高めるコンデンサＣ２１、Ｃ２□と
およびトランジスタＪ２Ｓ、Ｊ２Ｂ、Ｊ２７１．Ｊ２ｓ
により形成されるワンショット回路より構成される。
この入力インバータ回路は、外部入力端子ＶＩＮの判定
に基準電圧Ｖ ｒ ｅ ｆを用いることが特徴である。
に基準電圧Ｖ ｒ ｅ ｆを用いることが特徴である。
尚、基準電圧Ｖ ｒ ｅ ｆは、この人力インバータ回
路が搭載されている半導体基板と同一基板上の他の場所
に搭載されている図示しない基準電圧発生回路より出力
されている。
路が搭載されている半導体基板と同一基板上の他の場所
に搭載されている図示しない基準電圧発生回路より出力
されている。
第４図は、第３図に示した回路の構成を更に具体的且つ
詳細に示す回路図である。
詳細に示す回路図である。
即ち、第４図に示す回路は、５ボルト単一電源の集積回
路として構成されたＭＯＳダイナミックランダムアクセ
スメモリにおいて従来−船釣に用いられているものであ
り、トランジスタＪ２９〜Ｊ３６による差電圧増幅フリ
ップフロップ回路を形成している。
路として構成されたＭＯＳダイナミックランダムアクセ
スメモリにおいて従来−船釣に用いられているものであ
り、トランジスタＪ２９〜Ｊ３６による差電圧増幅フリ
ップフロップ回路を形成している。
上述のような従来の入力インバータ回路の動作について
説明する。
説明する。
まず、初期にプリチャージ信号φ、２．がトランジスタ
のしきい値Ｖアレベルを十分越える高い電圧（以下、こ
の電圧を高レベルと記す）であることから、プリチャー
ジ信号φ、２１ をゲートに人力されたトランジスタＪ
２７、Ｊ３３およびＪ３４が活性化され、節点Ｎ２．お
よび出力信号φ２２および司２□が高レベルに、節点Ｎ
２３、Ｎ２５およびＮ２６がしきい値ＶＴレベルより低
い電圧（以下、このレベルを低レベルと記す）にそれぞ
れなり、次いでプリチャージ信号φＰ２１が低レベルと
なる。
のしきい値Ｖアレベルを十分越える高い電圧（以下、こ
の電圧を高レベルと記す）であることから、プリチャー
ジ信号φ、２１ をゲートに人力されたトランジスタＪ
２７、Ｊ３３およびＪ３４が活性化され、節点Ｎ２．お
よび出力信号φ２２および司２□が高レベルに、節点Ｎ
２３、Ｎ２５およびＮ２６がしきい値ＶＴレベルより低
い電圧（以下、このレベルを低レベルと記す）にそれぞ
れなり、次いでプリチャージ信号φＰ２１が低レベルと
なる。
ここで、ラッチ信号φ１が高レベルから低レベルに変化
すると、外部入力端子ＶｆＮおよび基準電圧Ｖ ｒ＠ｆ
の電圧が節点Ｎ２１およびＮ２□にそれぞれラッチされ
る。活性化信号φ２、が低レベルから高レベルになると
き、節点Ｎ ２５およびＮ２６の電位が上昇し、同時に
節点Ｎ２３の電位もトランジスタＪ２Ｓを通して上昇さ
れる。その後、トランジスタＪ２ＢおよびＪ２Ｂにより
下降し低レベルとなるワンショットパルス電圧が発生す
る。
すると、外部入力端子ＶｆＮおよび基準電圧Ｖ ｒ＠ｆ
の電圧が節点Ｎ２１およびＮ２□にそれぞれラッチされ
る。活性化信号φ２、が低レベルから高レベルになると
き、節点Ｎ ２５およびＮ２６の電位が上昇し、同時に
節点Ｎ２３の電位もトランジスタＪ２Ｓを通して上昇さ
れる。その後、トランジスタＪ２ＢおよびＪ２Ｂにより
下降し低レベルとなるワンショットパルス電圧が発生す
る。
このとき、外部入力端子Ｖ＋、Ｉがラッチされた節点Ｎ
２１と、基準電圧がラッチされた節点Ｎ２□とは、一端
を各々の節点に接続されるコンデンサＣ２１およびＣ２
□により節点Ｎ２３に生じたワンショットパルス電圧の
量だけ上昇または下降する。
２１と、基準電圧がラッチされた節点Ｎ２□とは、一端
を各々の節点に接続されるコンデンサＣ２１およびＣ２
□により節点Ｎ２３に生じたワンショットパルス電圧の
量だけ上昇または下降する。
ここで、節点Ｎ２Ｉをゲート人力とするトランジスタＪ
２＋と、節点Ｎ２□をゲート入力とするトランジスタＪ
２□により節点Ｎ２５とＮ ２６間に差電圧が生じる。
２＋と、節点Ｎ２□をゲート入力とするトランジスタＪ
２□により節点Ｎ２５とＮ ２６間に差電圧が生じる。
この節点Ｎ２５と節点Ｎ２６の差電位により、フリップ
フロップを構成するトランジスタＪ３□およびＪ３２が
作動し、節点Ｎ２ＳとＮ２６の電圧のうち電圧の低い一
方の節点の電圧を低いレベルにする。
フロップを構成するトランジスタＪ３□およびＪ３２が
作動し、節点Ｎ２ＳとＮ２６の電圧のうち電圧の低い一
方の節点の電圧を低いレベルにする。
そして節点Ｎ２６およびＮ２６をゲート入力とするトラ
ンジスタＪ ３８、Ｊ ３５より出力信号９゜２、φ２
２の一方が低いレベルとなり、かくして出力信号が決定
される。
ンジスタＪ ３８、Ｊ ３５より出力信号９゜２、φ２
２の一方が低いレベルとなり、かくして出力信号が決定
される。
尚、この出力信号φ２□は外部入力電圧ＶＩＮと同相の
、出力信号φ２□は外部入力端子ＶＩＮと逆相のそれぞ
れ増幅された信号が出力される。
、出力信号φ２□は外部入力端子ＶＩＮと逆相のそれぞ
れ増幅された信号が出力される。
このような従来回路の特徴は、コンデンサＣ２＋、Ｃ２
２並びにトランジスタＪ２Ｓ〜Ｊ２８によりワンショッ
トパルス電圧を発生して増幅初期の節点Ｎ２１、Ｎ２□
の電位を上昇し、それぞれの節点をゲート人力とするト
ランジスタＪ２１およびｊ２□の動作領域を上げて増幅
動作を安定させることにある。
２並びにトランジスタＪ２Ｓ〜Ｊ２８によりワンショッ
トパルス電圧を発生して増幅初期の節点Ｎ２１、Ｎ２□
の電位を上昇し、それぞれの節点をゲート人力とするト
ランジスタＪ２１およびｊ２□の動作領域を上げて増幅
動作を安定させることにある。
発明が解決しようとする問題点
上述した従来の人力インバータ回路では、外部入力電圧
が高レベルのときに一方の出力信号が高レベルとなる。
が高レベルのときに一方の出力信号が高レベルとなる。
このとき、基準電圧をゲート人力とするトランジスタは
常に活性化状態であるので、一方の出力信号の高レベル
が大地電位に流れて増大してしまう。このトランジスタ
は常に活性化状態にあり、差電圧増幅フリップフロップ
回路は外部人力の情報を保持することができない。従っ
て、このような従来の回路を使用した場合、この回路の
出力信号を入力される次段の回路に情報保持機能を設け
る必要が生じ、回路を構成するのに必要な素子数が増加
するという問題点がある。
常に活性化状態であるので、一方の出力信号の高レベル
が大地電位に流れて増大してしまう。このトランジスタ
は常に活性化状態にあり、差電圧増幅フリップフロップ
回路は外部人力の情報を保持することができない。従っ
て、このような従来の回路を使用した場合、この回路の
出力信号を入力される次段の回路に情報保持機能を設け
る必要が生じ、回路を構成するのに必要な素子数が増加
するという問題点がある。
また、ワンショットパルスを節点に入力するために２個
のトランジスタとこれらのゲート入力であるラッチ信号
とを付加する必要がある。
のトランジスタとこれらのゲート入力であるラッチ信号
とを付加する必要がある。
即ち、従来の入力インバータ回路を用いた場合、システ
ム全体の回路規模が拡大するという問題があった。
ム全体の回路規模が拡大するという問題があった。
そこで、本発明は上記従来技術の問題点を解決し、動作
が安定し、且つ回路規模を拡大することのない新規な構
成の入力インバータ回路を提供することにある。
が安定し、且つ回路規模を拡大することのない新規な構
成の入力インバータ回路を提供することにある。
問題点を解決するための手段
本発明により、活性化信号の入力により、外部入力端子
と基準電圧とを比較増幅するフリップフロップ回路を備
えた入力インバータ回路において、該フリップフロップ
回路にドレインを接続され、外部入力電圧と基準電圧と
をそれぞれゲート人力とし、第１の節点コモンソースと
する１対の第１並びに第２トランジスタと、活性化信号
およびプリチャージ信号をそれぞれゲート人力とし、第
２の節点をコモンソースとする１対の第３並びに第４ト
ランジスタと、該第１並びに第２の節点の間に接続され
たコンデンサとを備え、前記活性化信号の入力により、
該基準電圧と外部入力端子とを比較して増幅された差電
圧信号を出力するように構成されていることを特徴とす
る入力インバータ回路が提供される。
と基準電圧とを比較増幅するフリップフロップ回路を備
えた入力インバータ回路において、該フリップフロップ
回路にドレインを接続され、外部入力電圧と基準電圧と
をそれぞれゲート人力とし、第１の節点コモンソースと
する１対の第１並びに第２トランジスタと、活性化信号
およびプリチャージ信号をそれぞれゲート人力とし、第
２の節点をコモンソースとする１対の第３並びに第４ト
ランジスタと、該第１並びに第２の節点の間に接続され
たコンデンサとを備え、前記活性化信号の入力により、
該基準電圧と外部入力端子とを比較して増幅された差電
圧信号を出力するように構成されていることを特徴とす
る入力インバータ回路が提供される。
作用
上述した従来のインバータ回路に対し、本発明は、コン
デンサのＡＣ的電位伝達により、外部入力端子および基
準電圧をそれぞれゲート入力とするトランジスタの動作
領域を制御するという独創的内容を有する。
デンサのＡＣ的電位伝達により、外部入力端子および基
準電圧をそれぞれゲート入力とするトランジスタの動作
領域を制御するという独創的内容を有する。
即ち、本発明に従う人力インバータ回路では、外部入力
電圧ＶＢおよび基準電圧Ｖ ｒａｆをそれぞれゲート人
力とするトランジスタＪ＋ 並びにＪ２のコモンソース
が、トランジスタＪ３およヒＪ４により生じる電位変化
により、コンデンサＣ１を通じて初期の低レベルよりさ
らに低い低レベルとなることによって、トランジスタＪ
１およびＪ２の動作領域を実効的に拡大して、差電圧増
幅フリップフロップ回路を安定に動作させると共に、外
部信号ＶＩＨの情報を差電圧フリップフロップ回路内に
保持することを可能としている。
電圧ＶＢおよび基準電圧Ｖ ｒａｆをそれぞれゲート人
力とするトランジスタＪ＋ 並びにＪ２のコモンソース
が、トランジスタＪ３およヒＪ４により生じる電位変化
により、コンデンサＣ１を通じて初期の低レベルよりさ
らに低い低レベルとなることによって、トランジスタＪ
１およびＪ２の動作領域を実効的に拡大して、差電圧増
幅フリップフロップ回路を安定に動作させると共に、外
部信号ＶＩＨの情報を差電圧フリップフロップ回路内に
保持することを可能としている。
尚、従来の技術に関するものを含めて、以上の説明は全
てＮチャンネルのエンハンスメント型ＭＯ３）ランジス
タによって構成されているものとして説明しているが、
この回路は、ＰチャンネルＭＯＳトランジスタあるいは
バイポーラトランジスタによって構成されている場合で
も基本的な動作は同様であり、本発明の範囲もこれらに
及ぶものと解すべきである。
てＮチャンネルのエンハンスメント型ＭＯ３）ランジス
タによって構成されているものとして説明しているが、
この回路は、ＰチャンネルＭＯＳトランジスタあるいは
バイポーラトランジスタによって構成されている場合で
も基本的な動作は同様であり、本発明の範囲もこれらに
及ぶものと解すべきである。
以下に図面を参照して本発明をより具体的に詳述するが
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。
、以下に開示するものは本発明の一実施例に過ぎず、本
発明の技術的範囲を何ら限定するものではない。
実施例
第１図は、本発明に従って構成、された入力インバータ
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
この回路は、差電圧増幅フリップフロップ回路を主構成
要素として、外部入力端子ＶＸやおよび基準電圧Ｖ ｒ
＠ｆをそれぞれゲート人力とし節点Ｎ。
要素として、外部入力端子ＶＸやおよび基準電圧Ｖ ｒ
＠ｆをそれぞれゲート人力とし節点Ｎ。
をコモンソースとするトランジスタＪ＋ 並びにＪ２と
、活性化信号およびプリチャージ信号をそれぞれゲート
入力とし節点Ｎ２をコモンソースとするトランジスタＪ
、並びにＪ２と、節点Ｎ１ と節点Ｎ２との間に接続さ
れたコンデンサＣ１とを備えており、活性化信号φ。１
の入力により図示していない基準電圧発生回路から入力
される基準電圧Ｖ ｒ ＠Ｆと外部入力電圧Ｖ Ｉ Ｈ
とを比較して増幅された信号を出力するように構成され
ている。
、活性化信号およびプリチャージ信号をそれぞれゲート
入力とし節点Ｎ２をコモンソースとするトランジスタＪ
、並びにＪ２と、節点Ｎ１ と節点Ｎ２との間に接続さ
れたコンデンサＣ１とを備えており、活性化信号φ。１
の入力により図示していない基準電圧発生回路から入力
される基準電圧Ｖ ｒ ＠Ｆと外部入力電圧Ｖ Ｉ Ｈ
とを比較して増幅された信号を出力するように構成され
ている。
即ち、この人力インバータ回路においては、トランジス
タＪ３およびＪ４により生じる電位変化に°より、コン
デンサＣＩを通じて節点Ｎ１の電位が初期の低レベルよ
り更に低い極低レベルとなることにより、トランジスタ
Ｊ、並びにＪ２の動作領域を実効的に高めている。こう
して、差電圧増幅フリップフロップ回路を安定に動作さ
せ、外部信号Ｖｌ）ｌの情報を差電圧フリップフロップ
回路内に保持することが可能となる。
タＪ３およびＪ４により生じる電位変化に°より、コン
デンサＣＩを通じて節点Ｎ１の電位が初期の低レベルよ
り更に低い極低レベルとなることにより、トランジスタ
Ｊ、並びにＪ２の動作領域を実効的に高めている。こう
して、差電圧増幅フリップフロップ回路を安定に動作さ
せ、外部信号Ｖｌ）ｌの情報を差電圧フリップフロップ
回路内に保持することが可能となる。
第２図は、第１図に示した入力インバータ回路の構成を
、フリップフロップ回路の内部に至るまで詳細に示して
、その動作を説明するための回路図である。
、フリップフロップ回路の内部に至るまで詳細に示して
、その動作を説明するための回路図である。
この人力インバータ回路においては、初期にプリチャー
ジ信号φ、。１が高レベルとなり、プリチャージ信号φ
Ｐｏｔ をゲート入力とするトランジスタＪ３、ＪＩＯ
およびＪｌ＋により節点Ｎ２および出力信号φ。２およ
び正。２が高レベルに、節点Ｎ１、Ｎ３およびＮ４が低
レベルとなり、その後プリチャージ信号φｐｏｔが高レ
ベルから低レベルとなる。
ジ信号φ、。１が高レベルとなり、プリチャージ信号φ
Ｐｏｔ をゲート入力とするトランジスタＪ３、ＪＩＯ
およびＪｌ＋により節点Ｎ２および出力信号φ。２およ
び正。２が高レベルに、節点Ｎ１、Ｎ３およびＮ４が低
レベルとなり、その後プリチャージ信号φｐｏｔが高レ
ベルから低レベルとなる。
活性化信号φ０．が低レベルから高レベルになるとき節
点Ｎ３およびＮ４の電位は上昇し、同時に節点Ｎ２の電
位が高レベルから低レベルになる。
点Ｎ３およびＮ４の電位は上昇し、同時に節点Ｎ２の電
位が高レベルから低レベルになる。
この節点Ｎ２の高レベルから低レベルへの変化により、
コンデンサＣ１を通して節点Ｎ１の電位は初期の低レベ
ルよりさらに低い低レベルとなり、トランジスタＪ１並
びにＪ２のゲート電圧に応じて節点Ｎ３およびＮ、の電
位を変化する。節点Ｎ３並びにＮ４には外部入力電圧Ｖ
ＩＨに応じた差電位が生じるので、フリップフロップを
構成するトランジスタＪ８並びにＪ、はこの差電位を増
幅して節点Ｎ３およびＮ、の電位の一方を低レベルにす
る。
コンデンサＣ１を通して節点Ｎ１の電位は初期の低レベ
ルよりさらに低い低レベルとなり、トランジスタＪ１並
びにＪ２のゲート電圧に応じて節点Ｎ３およびＮ、の電
位を変化する。節点Ｎ３並びにＮ４には外部入力電圧Ｖ
ＩＨに応じた差電位が生じるので、フリップフロップを
構成するトランジスタＪ８並びにＪ、はこの差電位を増
幅して節点Ｎ３およびＮ、の電位の一方を低レベルにす
る。
これらの動作と平行して、節点Ｎ３およびＮ。
をゲート入力とするトランジスタＪ１３およびＪｌ。
により出力信号φ。２および正。２の一方が低レベルと
なり、出力信号が決定される。このとき、出力信号φ。
なり、出力信号が決定される。このとき、出力信号φ。
２は外部入力電圧ＶＢと同相であり、且つ、出力信号囚
。２は外部入力端子Ｖ Ｉ Ｍと逆相である。
。２は外部入力端子Ｖ Ｉ Ｍと逆相である。
一方、節点Ｎ３およびＮ４の電位は、トランジスタＪ、
およびＪ２を通してコンデンサＣ１の電荷による電流し
か流れないのでＤＣ電流は流れない。
およびＪ２を通してコンデンサＣ１の電荷による電流し
か流れないのでＤＣ電流は流れない。
以上の説明のように、本発明に従って構成されたこの入
力インバータ回路は、コンデンサＣＩおよびトランジス
タＪ３およびＪ、により、初期増幅時にトランジスタＪ
１およびＪ２のソース電位を低レベルよりさらに極低い
低レベルにすることで、安定増幅動作と、差電圧増幅フ
リップフロップ回路内で外部信号ＶＩＮの情報を保持す
ることを可能としている。
力インバータ回路は、コンデンサＣＩおよびトランジス
タＪ３およびＪ、により、初期増幅時にトランジスタＪ
１およびＪ２のソース電位を低レベルよりさらに極低い
低レベルにすることで、安定増幅動作と、差電圧増幅フ
リップフロップ回路内で外部信号ＶＩＮの情報を保持す
ることを可能としている。
発明の詳細
な説明したように、本発明は、による人力インバータ回
路は、外部入力端子および基準電圧をそれぞれゲート人
力とするトランジスタのコモンソースに接続したコンデ
ンサを備え、更にこのコンデンサの他端に２個のトラン
ジスタを設けて制御することにより、差電圧増幅フリッ
プフロップ回路内で外部入力情報を保持することが可能
となっている。
路は、外部入力端子および基準電圧をそれぞれゲート人
力とするトランジスタのコモンソースに接続したコンデ
ンサを備え、更にこのコンデンサの他端に２個のトラン
ジスタを設けて制御することにより、差電圧増幅フリッ
プフロップ回路内で外部入力情報を保持することが可能
となっている。
従って、インバータ回路の出力信号を入力される次段の
回路に情報保持回路が不要となり、全体の回路をより簡
便に構成することができる。
回路に情報保持回路が不要となり、全体の回路をより簡
便に構成することができる。
更に、ラッチ回路を削減することによって回路全体の低
消費電流化を実現すると共に、外部入力電圧ＶＩＮおよ
び基準電圧Ｖ ｒ ｅ ｆをゲート入力とするトランジ
スタの動作領域を実効的に拡大することによって差電圧
増幅フリップフロップ回路の動作を安定化している。
消費電流化を実現すると共に、外部入力電圧ＶＩＮおよ
び基準電圧Ｖ ｒ ｅ ｆをゲート入力とするトランジ
スタの動作領域を実効的に拡大することによって差電圧
増幅フリップフロップ回路の動作を安定化している。
第１図および第２図は、本発明の一実施例の構成を示す
それぞれブロック図および回路図であり、第３図および
第４図は、従来の一実施例の構成を示すそれぞれブロッ
ク図および回路図である。 〔主な参照符合〕 Ｊ＋＝、Ｊ＋ｓ・・・・エンハンスメント型ＭＯＳトラ
ンジスタ、 Ｎ１〜Ｎ２６・・・・節点、 φｏ１、φ２１・・・・活性化信号、 φＰＯＩ 、φ２゜１ ・・プリチャージ信号、φ。２
、＜６ （１２、 φ２２、＜６２２・・・・出力信号、 φＬ２＋ ・・・・・・ラッチ信号、ＶＩＭ・・・・
・・・外部入力端子、
それぞれブロック図および回路図であり、第３図および
第４図は、従来の一実施例の構成を示すそれぞれブロッ
ク図および回路図である。 〔主な参照符合〕 Ｊ＋＝、Ｊ＋ｓ・・・・エンハンスメント型ＭＯＳトラ
ンジスタ、 Ｎ１〜Ｎ２６・・・・節点、 φｏ１、φ２１・・・・活性化信号、 φＰＯＩ 、φ２゜１ ・・プリチャージ信号、φ。２
、＜６ （１２、 φ２２、＜６２２・・・・出力信号、 φＬ２＋ ・・・・・・ラッチ信号、ＶＩＭ・・・・
・・・外部入力端子、
Claims (1)
- 【特許請求の範囲】 活性化信号の入力により、外部入力電圧と基準電圧とを
比較増幅するフリップフロップ回路を備えた入力インバ
ータ回路において、 該フリップフロップ回路にドレインを接続され、外部入
力電圧と基準電圧とをそれぞれゲート入力とし、第１の
節点コモンソースとする１対の第１並びに第２トランジ
スタと、活性化信号およびプリチャージ信号をそれぞれ
ゲート入力とし、第２の節点をコモンソースとする１対
の第３並びに第４トランジスタと、該第１並びに第２の
節点の間に接続されたコンデンサとを備え、 前記活性化信号の入力により、該基準電圧と外部入力電
圧とを比較して増幅された差電圧信号を出力するように
構成されていることを特徴とする入力インバータ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332299A JPH01175314A (ja) | 1987-12-29 | 1987-12-29 | 入力インバータ回路 |
| EP19880121853 EP0322915A3 (en) | 1987-12-29 | 1988-12-29 | Digital signal input buffer circuit having a simple construction and capable of retaining data |
| US07/291,886 US4943738A (en) | 1987-12-29 | 1988-12-29 | Digital signal input buffer circuit having a simple construction and capable of retaining data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62332299A JPH01175314A (ja) | 1987-12-29 | 1987-12-29 | 入力インバータ回路 |
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Family
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Family Applications (1)
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