JPH01175772A - 非対称ゲート構造トランジスタの製造方法 - Google Patents
非対称ゲート構造トランジスタの製造方法Info
- Publication number
- JPH01175772A JPH01175772A JP62335493A JP33549387A JPH01175772A JP H01175772 A JPH01175772 A JP H01175772A JP 62335493 A JP62335493 A JP 62335493A JP 33549387 A JP33549387 A JP 33549387A JP H01175772 A JPH01175772 A JP H01175772A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- etching
- opening
- insulating films
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/161—Source or drain regions of field-effect devices of FETs having Schottky gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/012—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor
- H10D64/0124—Manufacture or treatment of electrodes comprising a Schottky barrier to a semiconductor to Group III-V semiconductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions
- H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates
- H10D64/311—Gate electrodes for field-effect devices
- H10D64/411—Gate electrodes for field-effect devices for FETs
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、ＦＥＴ、ＨＥＭＴ＃ｌ造トランジスタのゲ
ート構造を非対称構造とするための製造方法に関するも
のである。
ート構造を非対称構造とするための製造方法に関するも
のである。
（ロ）従来の技術
現在、Ｇａ Ａｓ ＦＥＴならびにＨＥＭＴ素子は、衛
星放送システムに代表されるマイクロ波関係市場におい
て、低雑音増幅器用として広く利用が期待されている。
星放送システムに代表されるマイクロ波関係市場におい
て、低雑音増幅器用として広く利用が期待されている。
このため、小型化、低価格化と併せて、高性能化への早
期対応が要求されており、素子の構造やプロセスの最適
化に力が注がれている。本発明は、素子の構造に関する
ため、ここでは素子構造から見た低雑音、高利得化の設
計概念について簡単にまず説明を行なう。
期対応が要求されており、素子の構造やプロセスの最適
化に力が注がれている。本発明は、素子の構造に関する
ため、ここでは素子構造から見た低雑音、高利得化の設
計概念について簡単にまず説明を行なう。
Ｇａ Ａｓ ＦＥＴ並びにＨＥＭＴの雑音特性は近似的
に（１１式で現わされる（参考文獣： Ｈ、Ｆ ｕｋｕ
ｔ。
に（１１式で現わされる（参考文獣： Ｈ、Ｆ ｕｋｕ
ｔ。
Ｉ Ｅ Ｅ Ｅ Ｔｒａｎｓ、 Ｅ Ｉｅｃｔｒｏｎ
、 ［）ｅｖｉｃｅｓ Ｄ−２６，ρ、 １０３
２ （１９７９） ）。
、 ［）ｅｖｉｃｅｓ Ｄ−２６，ρ、 １０３
２ （１９７９） ）。
ＮＦｍｈ−１＋Ｋ （ｆ ／１丁 ）Ｑｍ （Ｒ
，ｒ ＋Ｒ＃ ）・・・・−（１） 但し、ｔｌ 七ｇ８／２πＣβ ・・・・・・（２Ｊ （ここで、ｆは周波数、ｆ−ｆ は遮断周波数、Ｋは
フィッチングフ７クタ、Ｑ机は相互コンダクタンス、Ｒ
Ｓ とＲ／はそれぞれソースとゲート抵抗である。） 上式から明−らかなように、（１１Ｃｐｓ： を小さ
くし−を大きくする、＋２１ Ｒ５及びＲ〆 の寄生抵
抗の低減、の２点が低雑音化の基本的設計概念である。
，ｒ ＋Ｒ＃ ）・・・・−（１） 但し、ｔｌ 七ｇ８／２πＣβ ・・・・・・（２Ｊ （ここで、ｆは周波数、ｆ−ｆ は遮断周波数、Ｋは
フィッチングフ７クタ、Ｑ机は相互コンダクタンス、Ｒ
Ｓ とＲ／はそれぞれソースとゲート抵抗である。） 上式から明−らかなように、（１１Ｃｐｓ： を小さ
くし−を大きくする、＋２１ Ｒ５及びＲ〆 の寄生抵
抗の低減、の２点が低雑音化の基本的設計概念である。
また菖利得化については、（３）０％を大きくすると共
に、Ｃｆ〆 を通した出力から入力へのフィードバック
量を迎えるためにＣＰｔ を小さくする必要がある。
に、Ｃｆ〆 を通した出力から入力へのフィードバック
量を迎えるためにＣＰｔ を小さくする必要がある。
次に、このような基本的設計概念の具体化に関する説明
を行なう。
を行なう。
１、 Ｑゆの増大について
動作領域でのｇ、を大きくするために能動層のキャリア
プロファイルの最適化が図られる、一般的な方法として
、例えば、動作領域でのＵｍ を大きくする上で有効な
キャリアプロファイルとしては、第８図のデルタプロフ
ァイル（能動層表面からバラフッ層界面に向けてキャリ
ア濃度が増加するプロファイル）と第８図（ｂ）のベリ
ットプロファイル（ゲート直下に低濃度層を設け、その
下に高濃度で極めて薄い動作層から成るプロファイル）
などが知られている。
プロファイルの最適化が図られる、一般的な方法として
、例えば、動作領域でのＵｍ を大きくする上で有効な
キャリアプロファイルとしては、第８図のデルタプロフ
ァイル（能動層表面からバラフッ層界面に向けてキャリ
ア濃度が増加するプロファイル）と第８図（ｂ）のベリ
ットプロファイル（ゲート直下に低濃度層を設け、その
下に高濃度で極めて薄い動作層から成るプロファイル）
などが知られている。
２、 Ｃｆ の低減について
Ｃ２Ｓ はゲートの電極面積に比例するため、ゲート長
しノの短縮は極めて重要である。また、リセス構造の場
合、ソースｎ÷層端とソース側ゲート端の距離り、
にも留意する必要があり、Ｌｌはある程度大きい方が好
ましい。
しノの短縮は極めて重要である。また、リセス構造の場
合、ソースｎ÷層端とソース側ゲート端の距離り、
にも留意する必要があり、Ｌｌはある程度大きい方が好
ましい。
３、 ＲＳ の低減について
ソース抵抗は、主にコンタクト抵抗とソース−ゲート間
のチャネル抵抗から成る。表面ｎ÷層を有するリセス構
造の場合、コンタクト抵抗の低減と同時に表面空乏層の
抑制によるチャネル抵抗の軽減が図れる。従って、表面
空乏層の影響を直接受けてしまうソースｎ◆層端とソー
ス側ゲート端の距離Ｌ１は短くした方が好ましい。
のチャネル抵抗から成る。表面ｎ÷層を有するリセス構
造の場合、コンタクト抵抗の低減と同時に表面空乏層の
抑制によるチャネル抵抗の軽減が図れる。従って、表面
空乏層の影響を直接受けてしまうソースｎ◆層端とソー
ス側ゲート端の距離Ｌ１は短くした方が好ましい。
４、Ｃ７ｐｔ の低減について
Ｃｆ もゲートの電極面積に比例するため、ゲート長
Ｌ！の短縮は極めて重要である。また、リセス構造の場
合、ドレインｎ◆層端とドレイン側ゲート端の距離Ｌ！
にも留意する必要があり、Ｌｌはある程度大きい方が好
ましい。
Ｌ！の短縮は極めて重要である。また、リセス構造の場
合、ドレインｎ◆層端とドレイン側ゲート端の距離Ｌ！
にも留意する必要があり、Ｌｌはある程度大きい方が好
ましい。
以上の説明から、リセス構造ＦＥＴの場合を例にとって
、Ｒ，ｒ とＣ４ｓ とＣＰｔ の３つの要素を同
時に低減することの出来るゲート構造を考えてみる。
、Ｒ，ｒ とＣ４ｓ とＣＰｔ の３つの要素を同
時に低減することの出来るゲート構造を考えてみる。
第９図（ω〜（Ｃ１において、半絶縁性Ｇａ Ａｓ半導
体基板３２上に、順次、Ｑａ Ａｓバッファー層３３、
ｎ −Ｇａ Ａｓ層３４およびｎ◆ＧａＡＳ層３５が形
成され、ゲート開口部にゲート電極３７が、この両端部
にそれぞれ°シース電極３６、ドレイン電極３６が配設
されている。
体基板３２上に、順次、Ｑａ Ａｓバッファー層３３、
ｎ −Ｇａ Ａｓ層３４およびｎ◆ＧａＡＳ層３５が形
成され、ゲート開口部にゲート電極３７が、この両端部
にそれぞれ°シース電極３６、ドレイン電極３６が配設
されている。
まず第９因（田の場合、ＬＬ −Ｌｌ −０の状態を表
わしており、Ｒ，の低減には十分な効果が期待される反
面ＣＰ とＣ４ｔｌ はかなり大きな値となるため、
総合的な特性としては最適化が行なえない。第９図＋ｂ
）の場合、ＬＬ−１２≠Ｏの状態を表しており、ＲＡｌ
−とＣｐ−に対してＮＦを最小にするＬｌは得られる反
面、９矛 はＬｌで制限を受けてしまい、ＣＩＩ
を通した出力から入力へのフィードバック量を十分に迎
えることは出来ない。
わしており、Ｒ，の低減には十分な効果が期待される反
面ＣＰ とＣ４ｔｌ はかなり大きな値となるため、
総合的な特性としては最適化が行なえない。第９図＋ｂ
）の場合、ＬＬ−１２≠Ｏの状態を表しており、ＲＡｌ
−とＣｐ−に対してＮＦを最小にするＬｌは得られる反
面、９矛 はＬｌで制限を受けてしまい、ＣＩＩ
を通した出力から入力へのフィードバック量を十分に迎
えることは出来ない。
このように、Ｌｉ＝Ｌｚの対称なゲート構造では、本質
的にＲ７とＣＩＩ と（、％ の３つの要素を同時
に低減することは出来ない。したがって第９図（Ｃ）に
示すような非対称ゲート構造にすることによって、ＲＡ
ｒ とＣ７１に対してＮＦを最小にするし１を得ると
同時に、Ｌ ｔ ＜１２にすることでＣ／、ｌ を通
した出力から入力へのフィードバック量を十分に抑えド
レイン抵抗Ｒにを負荷抵抗に対して十分に大きくするこ
とが出来るため、低雑音で高利得のリセス構造ＦＥＴの
最適化が図れることが分かる。
的にＲ７とＣＩＩ と（、％ の３つの要素を同時
に低減することは出来ない。したがって第９図（Ｃ）に
示すような非対称ゲート構造にすることによって、ＲＡ
ｒ とＣ７１に対してＮＦを最小にするし１を得ると
同時に、Ｌ ｔ ＜１２にすることでＣ／、ｌ を通
した出力から入力へのフィードバック量を十分に抑えド
レイン抵抗Ｒにを負荷抵抗に対して十分に大きくするこ
とが出来るため、低雑音で高利得のリセス構造ＦＥＴの
最適化が図れることが分かる。
次に、このような低雑音で高利得ののリセス構造ＦＥＴ
の最適化が図れる非対称ゲート構造の具体的な製造方法
について説明する。従来方法について、第１０図、第１
１図に示す。第１０図は、一般に斜め蒸着法と呼ばれて
いる方法である。第１０図（ωはレジスト３９のパター
ンに対してゲート金属３７の蒸着を斜め方向（図示Ｃ方
向）から行なう簡便な方法である。第１０図（ｂ）では
、まえもってレジスト３９のゲートパターン開口部側壁
に斜め方向く図示へ方向）からマスク用金属４０を蒸着
した後、前記レジスト３９と金属４０をマスクにゲート
金属４１の蒸着を図示Ｂ方向から行なう方法である。
の最適化が図れる非対称ゲート構造の具体的な製造方法
について説明する。従来方法について、第１０図、第１
１図に示す。第１０図は、一般に斜め蒸着法と呼ばれて
いる方法である。第１０図（ωはレジスト３９のパター
ンに対してゲート金属３７の蒸着を斜め方向（図示Ｃ方
向）から行なう簡便な方法である。第１０図（ｂ）では
、まえもってレジスト３９のゲートパターン開口部側壁
に斜め方向く図示へ方向）からマスク用金属４０を蒸着
した後、前記レジスト３９と金属４０をマスクにゲート
金属４１の蒸着を図示Ｂ方向から行なう方法である。
（ハ）発明が解決しようとする問題点
この第１０因の方法の利点は、従来装置を利用するだけ
で簡便に非対称構造が実現出来ることであるが、斜め蒸
着がウェハーの面内でかなりの分布を生ずるために生産
用プロセスとしては問題がある。一方、゛第１１図の方
法は、電子線露光装置を用いてゲートパターンの露光と
併せてゲートのドレイン側近傍を低ドーズ露光して基板
からの後方散乱効果を利用したアンダーカット形状［第
１１図（ω参照］を形成し、前記レジスト３８をマスク
にゲート金属を蒸着し［第１１図（ｂ）参照］１、リフ
トオフすることで非対称ゲート構造を得る［第１１図（
Ｃ）参照］。この方法の場合、電子線露光装置が不可欠
なことと１００Ｉオーダの微妙な制御と再現性を得るに
はかなり高い技術が要求され、報道ラインへの応用は難
しいことが問題としである。
で簡便に非対称構造が実現出来ることであるが、斜め蒸
着がウェハーの面内でかなりの分布を生ずるために生産
用プロセスとしては問題がある。一方、゛第１１図の方
法は、電子線露光装置を用いてゲートパターンの露光と
併せてゲートのドレイン側近傍を低ドーズ露光して基板
からの後方散乱効果を利用したアンダーカット形状［第
１１図（ω参照］を形成し、前記レジスト３８をマスク
にゲート金属を蒸着し［第１１図（ｂ）参照］１、リフ
トオフすることで非対称ゲート構造を得る［第１１図（
Ｃ）参照］。この方法の場合、電子線露光装置が不可欠
なことと１００Ｉオーダの微妙な制御と再現性を得るに
はかなり高い技術が要求され、報道ラインへの応用は難
しいことが問題としである。
本発明の目的は、従来から言われているゲート部分の非
対称なトランジスタを生産レベルで実現できる製造方法
を提供することにある。
対称なトランジスタを生産レベルで実現できる製造方法
を提供することにある。
（ニ）問題点を解決するための手段
この発明は、リセス構造ＦＥＴもしくはＨＥＭＴ用のエ
ピタキシャル成長の施された半導体基板から構成された
ウェハー上にエツチング速度のそれぞれ異なる複数の絶
縁膜を形成する第１の工程と−この複数の絶縁膜上にレ
ジストを形成し、次いでこのレジストにゲートパターン
のフォトエツチングを施して前記ゲートパターンの所定
の７ライメント構造を形成する第２の工程と、前記レジ
ストをマスクにして前記複数の絶縁膜をエツチング除去
してゲートパターン開口部分を形成する第３の工程と、
前記ゲートパターン開口部分側壁の前記複数の絶縁膜を
サイドエツチングする第４の工程と、このサイドエツチ
ングによって生成した前記複数の絶縁膜をマスクにして
前記ウェハー上面部分を所定量エツチング除去してゲー
ト開口部を形成する第５の工程と、前記ゲートパターン
開口部分を介してゲート金属を蒸着後、リフトオフによ
って前記ゲート開口部内にゲートを形成して非対称ゲー
ト構造トランジスタを得る第６の工程とからなる非対称
ゲート構造トランジスタの製造方法である。
ピタキシャル成長の施された半導体基板から構成された
ウェハー上にエツチング速度のそれぞれ異なる複数の絶
縁膜を形成する第１の工程と−この複数の絶縁膜上にレ
ジストを形成し、次いでこのレジストにゲートパターン
のフォトエツチングを施して前記ゲートパターンの所定
の７ライメント構造を形成する第２の工程と、前記レジ
ストをマスクにして前記複数の絶縁膜をエツチング除去
してゲートパターン開口部分を形成する第３の工程と、
前記ゲートパターン開口部分側壁の前記複数の絶縁膜を
サイドエツチングする第４の工程と、このサイドエツチ
ングによって生成した前記複数の絶縁膜をマスクにして
前記ウェハー上面部分を所定量エツチング除去してゲー
ト開口部を形成する第５の工程と、前記ゲートパターン
開口部分を介してゲート金属を蒸着後、リフトオフによ
って前記ゲート開口部内にゲートを形成して非対称ゲー
ト構造トランジスタを得る第６の工程とからなる非対称
ゲート構造トランジスタの製造方法である。
本発明の基本的な考えかたを、第１図を用いて以下に説
明する。第１図（ωは、ゲートパターンのフォトエツチ
ングを行ない、更に、前記レジスト３をマスクにして、
ウェハ１上の下地絶縁１１２と２−のエツチングを行な
った状態を示している。
明する。第１図（ωは、ゲートパターンのフォトエツチ
ングを行ない、更に、前記レジスト３をマスクにして、
ウェハ１上の下地絶縁１１２と２−のエツチングを行な
った状態を示している。
勿論下地絶１ｍｌ！２と２′は、１種類から成る単層膜
に限らず、２種類以上から成る積層膜でも構わない。要
するに、本発明の本質の１つは第１図（ωに於いて、ゲ
ート開口部分の側壁の前記絶縁膜２と２−の横方向への
エツチング速度が、等しくない状態にあることである。
に限らず、２種類以上から成る積層膜でも構わない。要
するに、本発明の本質の１つは第１図（ωに於いて、ゲ
ート開口部分の側壁の前記絶縁膜２と２−の横方向への
エツチング速度が、等しくない状態にあることである。
このような状態で前記絶縁膜の横方向へのエツチングを
行なうと第１図＜ｂ＋に見られるように、ゲートパター
ンの両側で非対称なオーバーエツチング形状の得られる
ことが分かる。尚、前記下地絶縁膜２と２−が積層膜の
場合には、下地の半導体基板１と直接接触している前記
絶縁膜に就いて、上記状態が満足されていれば十分であ
る。
行なうと第１図＜ｂ＋に見られるように、ゲートパター
ンの両側で非対称なオーバーエツチング形状の得られる
ことが分かる。尚、前記下地絶縁膜２と２−が積層膜の
場合には、下地の半導体基板１と直接接触している前記
絶縁膜に就いて、上記状態が満足されていれば十分であ
る。
第１図（Ｃ）は、第１図（ｂ＋で得られた非対称なオー
バーエツチング形状の得られた絶縁１１１２と２′をマ
スクに下地ｎ÷−Ｇａ ＡＳ １１６、ｎ −Ｇａ Ａ
ｓ層５を適当量リセスエッチングし、ゲート材料８を蒸
着・リフトオフして形成した非対称ゲート構造Ｇａ Ａ
ｓ ＦＥＴの断面図である。同時に第１図＜ｄ）は、第
１ＦＩＪ＜ｂ＞で得られた非対称なオーバーエツチング
形状の得られた絶１１１２と２′をマスクに下地ｎ −
Ｑａ Ａｓ層１１、ｎ ” −Ａｌｘ Ｇａ ｔ−ｘ
Ａｓ層１層管０当量リセスエッチングし、ゲート材料８
を蒸着・リフトオフして形成した非対称ゲート構造ＨＥ
ＭＴの断面図である。なお、４はアンドープＧａ Ａｓ
層である。
バーエツチング形状の得られた絶縁１１１２と２′をマ
スクに下地ｎ÷−Ｇａ ＡＳ １１６、ｎ −Ｇａ Ａ
ｓ層５を適当量リセスエッチングし、ゲート材料８を蒸
着・リフトオフして形成した非対称ゲート構造Ｇａ Ａ
ｓ ＦＥＴの断面図である。同時に第１図＜ｄ）は、第
１ＦＩＪ＜ｂ＞で得られた非対称なオーバーエツチング
形状の得られた絶１１１２と２′をマスクに下地ｎ −
Ｑａ Ａｓ層１１、ｎ ” −Ａｌｘ Ｇａ ｔ−ｘ
Ａｓ層１層管０当量リセスエッチングし、ゲート材料８
を蒸着・リフトオフして形成した非対称ゲート構造ＨＥ
ＭＴの断面図である。なお、４はアンドープＧａ Ａｓ
層である。
また、第１図（ｅ）は、第１図（ｂ＞で得られた非対称
なオーバーエツチング形状の得られた絶縁１！２と２−
をマスクに下ＭＩｎ亭−Ｇｅ若しくはＩｎＡＳ／ＩｎＧ
ａＡｓから成るオーミック層１３をエツチング除去し、
エピタキシャル成長法若しくはイオン注入法によって形
成した能動層１２上にゲート材料８を蒸着・リフトオフ
し°て形成した非対称ゲート構造Ｇａ Ａｓ ＦＥＴの
断面図である。
なオーバーエツチング形状の得られた絶縁１！２と２−
をマスクに下ＭＩｎ亭−Ｇｅ若しくはＩｎＡＳ／ＩｎＧ
ａＡｓから成るオーミック層１３をエツチング除去し、
エピタキシャル成長法若しくはイオン注入法によって形
成した能動層１２上にゲート材料８を蒸着・リフトオフ
し°て形成した非対称ゲート構造Ｇａ Ａｓ ＦＥＴの
断面図である。
すなわち、前記オーミック層とゲートパターンのフォト
エツチングを施したレジストとの間に１種類以上の絶縁
膜を形成し、サイドエツチングによって得られた前記絶
ｔＳをマスクにして下地の前記オーミック層をエツチン
グ除去し、ゲート金属蒸着後、リフトオフによってゲー
トを形成するもので、イオン注入もしくはエピタキシャ
ル成長により既に能動層を形成しであるＧａＡｓ半導体
基板上に、ｎ’Ｑｅ層もしくはＩｎＡＳ／Ｉｒ１Ｇａ、
ＡＳｌｉといったＧａ 、Ａｓ ｉｌｌとのオーミック
層を形成する構造のＦＥＴに適用できる。
エツチングを施したレジストとの間に１種類以上の絶縁
膜を形成し、サイドエツチングによって得られた前記絶
ｔＳをマスクにして下地の前記オーミック層をエツチン
グ除去し、ゲート金属蒸着後、リフトオフによってゲー
トを形成するもので、イオン注入もしくはエピタキシャ
ル成長により既に能動層を形成しであるＧａＡｓ半導体
基板上に、ｎ’Ｑｅ層もしくはＩｎＡＳ／Ｉｒ１Ｇａ、
ＡＳｌｉといったＧａ 、Ａｓ ｉｌｌとのオーミック
層を形成する構造のＦＥＴに適用できる。
また、第２図は前記第１図（ωの状態を実現する製造方
法に就いて説明したものである。
法に就いて説明したものである。
すなわち、半導体基板上に第１１！！絶縁腹を堆積させ
る工程、ゲートを配置させる場所辺りを目安にしてソー
ス側もしくはドレイン側のどちらが一方の前記第１ＦＩ
Ｉ絶縁膜をエツチング除去する工程、次に第２層絶縁膜
として前記第１１！！絶縁膜と横方向のエツチング速度
が適当に異なる膜を全面に堆積させる工程、ゲートを配
置させる場所辺りに生じた段差をゲートパターン開口内
に入れるように７ライメントしたフォトエツチングの工
程、前記レジストをマスクに下地の第１１１並びに第２
層絶［２を異方性もしくはやや等方的なエツチングする
工程から成るもので、第２図において、まず、半導体基
板１上に第１層絶縁１１１５を形成し、ゲートを配置さ
せる場所辺りを目安にしてソース側もしくはドレイン側
のどちから一方の前記第１ｍｌ絶縁Ｉ！１５をレジスト
１４をマスクにしてエツチング除去する［第２図（ω参
照］。次に第２層絶縁１１６として前記第２層絶縁膜１
５と横方向のエツチング速度が適当に異なる躾を全面に
堆積し、バターニングした前記絶縁１１１５によって生
じた段差をゲートパターン開口内に入れるようにアライ
メントしたフォトエツチングを行なうＣ第２図（ｂ）参
照Ｊ、そして、前記レジスト３をマスクに下地の第１層
並びに第２層絶縁膜１５．１６をエツチングする［第２
図（Ｃ）参照］と、前記＆１１図（ωの状態を実現でき
たことが分かる。
る工程、ゲートを配置させる場所辺りを目安にしてソー
ス側もしくはドレイン側のどちらが一方の前記第１ＦＩ
Ｉ絶縁膜をエツチング除去する工程、次に第２層絶縁膜
として前記第１１！！絶縁膜と横方向のエツチング速度
が適当に異なる膜を全面に堆積させる工程、ゲートを配
置させる場所辺りに生じた段差をゲートパターン開口内
に入れるように７ライメントしたフォトエツチングの工
程、前記レジストをマスクに下地の第１１１並びに第２
層絶［２を異方性もしくはやや等方的なエツチングする
工程から成るもので、第２図において、まず、半導体基
板１上に第１層絶縁１１１５を形成し、ゲートを配置さ
せる場所辺りを目安にしてソース側もしくはドレイン側
のどちから一方の前記第１ｍｌ絶縁Ｉ！１５をレジスト
１４をマスクにしてエツチング除去する［第２図（ω参
照］。次に第２層絶縁１１６として前記第２層絶縁膜１
５と横方向のエツチング速度が適当に異なる躾を全面に
堆積し、バターニングした前記絶縁１１１５によって生
じた段差をゲートパターン開口内に入れるようにアライ
メントしたフォトエツチングを行なうＣ第２図（ｂ）参
照Ｊ、そして、前記レジスト３をマスクに下地の第１層
並びに第２層絶縁膜１５．１６をエツチングする［第２
図（Ｃ）参照］と、前記＆１１図（ωの状態を実現でき
たことが分かる。
この場合、第１層並びに第２Ｊｉｌ絶縁膜１５と１６の
膜厚については、基本的に制約はない、第３図（ωは第
１図（ｂ）におけるある絶縁Ｈ２の２種類の膜厚５００
Ａと３０００人に対して、エツチング時間とサイドエツ
チング量の関係を表わした実験結果である。ｄは絶［１
１２の厚さ、ρ０はゲートパターン開口部分の開口長、
む はサイドエツチング量である。第３図（ｂ＋は、異
なる成膜条件若しくは異なる種類の絶縁膜に対して、エ
ツチング時間とサイドエツチング量の関係を表わした実
験結果である。第３図より、サイドエツチング■の制御
は、絶縁膜の膜厚には無関係に、第３図〈ｂ〉のエツチ
ング特性にもとすくエツチング時間だけで、単純にｔｉ
ｌＪ ｍ出来ることが分かる。但し、実際の製造段階で
は、第１１１並びに第２層絶縁膜１５．１６の膜厚は、
共に５Ｏｎ１１へ１０９Ｏｎｉの範囲のｌａ厚が適当と
思われる。
膜厚については、基本的に制約はない、第３図（ωは第
１図（ｂ）におけるある絶縁Ｈ２の２種類の膜厚５００
Ａと３０００人に対して、エツチング時間とサイドエツ
チング量の関係を表わした実験結果である。ｄは絶［１
１２の厚さ、ρ０はゲートパターン開口部分の開口長、
む はサイドエツチング量である。第３図（ｂ＋は、異
なる成膜条件若しくは異なる種類の絶縁膜に対して、エ
ツチング時間とサイドエツチング量の関係を表わした実
験結果である。第３図より、サイドエツチング■の制御
は、絶縁膜の膜厚には無関係に、第３図〈ｂ〉のエツチ
ング特性にもとすくエツチング時間だけで、単純にｔｉ
ｌＪ ｍ出来ることが分かる。但し、実際の製造段階で
は、第１１１並びに第２層絶縁膜１５．１６の膜厚は、
共に５Ｏｎ１１へ１０９Ｏｎｉの範囲のｌａ厚が適当と
思われる。
本発明の製造方法によれば、サイドエツチングの時間制
御だけで、Ｌ□とＬ２を１０ｒｖオーダで再現性良く制
御出来ることがすでに示される。
御だけで、Ｌ□とＬ２を１０ｒｖオーダで再現性良く制
御出来ることがすでに示される。
第４図は、バターニングした前記第１！ｆＩ絶縁膜１５
によって生じた段差部に対する、ゲートパターンのアラ
イメント状態について表わしたものである。第４図（ｂ
）を、アライメント誤差が全く無い場合の状態とすれば
、第４図（ω、（Ｃ）は、ソース側若しくはドレイン側
にアライメントがずれた場合を表わしている。第４図よ
り、アライメントの許容誤差は、ゲート長し／ によっ
て決まり、±（ＬＪＦ／２）であることが分かる。例え
ば、ゲート長Ｌ／ −０，４４の場合、アライメント
精度としては±０．２４が必要となる。一般に、露光装
置のアライメント精度としては、ステッパー露光１１ｍ
１ｔの場合で±０．２４以下、電子線露光装置の場合で
±０．１ｐ以下位であることを考えると、本発明で必要
とするアライメント精度に対して、現在の一般に使用さ
れているは半導体製造装置は十分対応可能なことが分か
る。このように、半導体素子構造の十分な最適化を図れ
るように、Ｌｔと１２の値を１０ｎｏ＋オーダで再現性
良く制御できると同時に、その際のアライメント精度は
１００ｎｌオーダで済むため、現在の半導体製造装置で
十分対応可能である。
によって生じた段差部に対する、ゲートパターンのアラ
イメント状態について表わしたものである。第４図（ｂ
）を、アライメント誤差が全く無い場合の状態とすれば
、第４図（ω、（Ｃ）は、ソース側若しくはドレイン側
にアライメントがずれた場合を表わしている。第４図よ
り、アライメントの許容誤差は、ゲート長し／ によっ
て決まり、±（ＬＪＦ／２）であることが分かる。例え
ば、ゲート長Ｌ／ −０，４４の場合、アライメント
精度としては±０．２４が必要となる。一般に、露光装
置のアライメント精度としては、ステッパー露光１１ｍ
１ｔの場合で±０．２４以下、電子線露光装置の場合で
±０．１ｐ以下位であることを考えると、本発明で必要
とするアライメント精度に対して、現在の一般に使用さ
れているは半導体製造装置は十分対応可能なことが分か
る。このように、半導体素子構造の十分な最適化を図れ
るように、Ｌｔと１２の値を１０ｎｏ＋オーダで再現性
良く制御できると同時に、その際のアライメント精度は
１００ｎｌオーダで済むため、現在の半導体製造装置で
十分対応可能である。
さらに、ゲートパターンの開口とこれに続くサイドエツ
チング工程を１回のエツチング工程で行ない、サイドエ
ツチング量をオーバーエツチング時間で制御するように
して前記第１図（ｂ＞の状態を実現した製造方法に就い
て説明する。通常、サイドエツチング量を高精度でＭＷ
Ｊしたい場合、まずレジストパターンをマスクに異方性
エツチングを行ない、その後等方性エツチング条件でサ
イドエツチングを行なう。２ステツプエツチングが有効
である。しかし、本発明は、本質的に２ステツプエツチ
ングに依存する事無く実現可能である。したがって、前
記第１図（ｂｌの状態を実現する製造方法として、下地
絶縁膜のオーバーエツチング時間によってサイドエツチ
ング時間をｗ４ｔＩｌシても良く、製造ラインでの工程
としては、簡単なためかえって好ましいとも考えられる
。
チング工程を１回のエツチング工程で行ない、サイドエ
ツチング量をオーバーエツチング時間で制御するように
して前記第１図（ｂ＞の状態を実現した製造方法に就い
て説明する。通常、サイドエツチング量を高精度でＭＷ
Ｊしたい場合、まずレジストパターンをマスクに異方性
エツチングを行ない、その後等方性エツチング条件でサ
イドエツチングを行なう。２ステツプエツチングが有効
である。しかし、本発明は、本質的に２ステツプエツチ
ングに依存する事無く実現可能である。したがって、前
記第１図（ｂｌの状態を実現する製造方法として、下地
絶縁膜のオーバーエツチング時間によってサイドエツチ
ング時間をｗ４ｔＩｌシても良く、製造ラインでの工程
としては、簡単なためかえって好ましいとも考えられる
。
（ホ）作用
ウェハーとゲートパターンのフォトエツチングを施した
レジストとの間に複数の絶縁膜を介在させ、この絶縁膜
のゲートパターン開口部分をエツチングした後その開口
部分側壁の絶縁膜をサイドエツチングし、得られた絶縁
膜をマスクにしてウェハーの上面部分を所定量エツチン
グ除去してゲート開口部を形成し、この開口部内にゲー
トを配設する。
レジストとの間に複数の絶縁膜を介在させ、この絶縁膜
のゲートパターン開口部分をエツチングした後その開口
部分側壁の絶縁膜をサイドエツチングし、得られた絶縁
膜をマスクにしてウェハーの上面部分を所定量エツチン
グ除去してゲート開口部を形成し、この開口部内にゲー
トを配設する。
くべ）実施例
以下図に示す実施例にもとづいてこの発明を詳述する。
なお、これによってこの発明は限定を受けるものではな
い。
い。
本発明の実施例を、第５．６．７図に示す。第５図は第
１の実施例を示し、これはリセス構造ＦＥＴへの応用例
である。第６図は第２の実施例を示し、これはＨＥＭＴ
への応用例である。第７図は第３の実施例を示し、これ
はＱａ若しくはＩｎ Ａｓ ／ｌｎ Ｇａ Ａｓから成
るオーミック層を用いたＦＥＴへの応用例である。以下
、それぞれの実施例について説明を行なう。
１の実施例を示し、これはリセス構造ＦＥＴへの応用例
である。第６図は第２の実施例を示し、これはＨＥＭＴ
への応用例である。第７図は第３の実施例を示し、これ
はＱａ若しくはＩｎ Ａｓ ／ｌｎ Ｇａ Ａｓから成
るオーミック層を用いたＦＥＴへの応用例である。以下
、それぞれの実施例について説明を行なう。
［第１の実施例］
第５図において、半絶縁性Ｑａ Ａｓ半導体基板１８上
に、順次、Ｑａ ＡＳＳバッフ−層１９、ｎ−ＧａＡｓ
層２０．０条−ＧａＡｓ層２１をＭＢＥを用いて成長す
る。このウェハー全面に、第１ＷＩ絶縁１［１２２とし
てプラズマＣＶＤ法によるＳｉＮ膜を５００人厚だけ堆
積する。堆積条件としては、Ｓｔ Ｈ４、ＮＨ３、Ｎ２
のガス流量をそれぞれ４０ＳＣＣ■、４８ｓｃｃｍ、１
００ＳＣＣ■とし、ガス圧を０．７５ Ｔｏｒｒ、ｌ板
温度−を３００℃と設定した。
に、順次、Ｑａ ＡＳＳバッフ−層１９、ｎ−ＧａＡｓ
層２０．０条−ＧａＡｓ層２１をＭＢＥを用いて成長す
る。このウェハー全面に、第１ＷＩ絶縁１［１２２とし
てプラズマＣＶＤ法によるＳｉＮ膜を５００人厚だけ堆
積する。堆積条件としては、Ｓｔ Ｈ４、ＮＨ３、Ｎ２
のガス流量をそれぞれ４０ＳＣＣ■、４８ｓｃｃｍ、１
００ＳＣＣ■とし、ガス圧を０．７５ Ｔｏｒｒ、ｌ板
温度−を３００℃と設定した。
第５図（ａ）は、第１層絶縁膜のバターニングのための
フォトエツチングを行なった状態を示している。
フォトエツチングを行なった状態を示している。
レジスト２３により第１層絶縁１！２２ａのバターニン
グ後、第２Ｎ絶縁膜２４ａを全面に５００人厚だけ堆積
する［第５図＋ｂ）参照］。堆積条件については、５ｉ
Ｈ４１量を１００ｓｅｃｅと変更した以外は第１層２２
ａの場合と同様に設定した。絶縁膜の段差部分をゲート
開口内に納めるように、ゲートパターンのフォトエツチ
ングを行ないレジスト２５を形成する［第５図（Ｃ）参
照］。
グ後、第２Ｎ絶縁膜２４ａを全面に５００人厚だけ堆積
する［第５図＋ｂ）参照］。堆積条件については、５ｉ
Ｈ４１量を１００ｓｅｃｅと変更した以外は第１層２２
ａの場合と同様に設定した。絶縁膜の段差部分をゲート
開口内に納めるように、ゲートパターンのフォトエツチ
ングを行ないレジスト２５を形成する［第５図（Ｃ）参
照］。
次に、前記レジスト２５をマスクに、下地絶縁１Ｉ２２
ａと２４ａのＲＩＥエツチングを行なう［第５図（ｄ＋
参照〕。ＲＩＥ条件としては、ＣＨＦ３ ＋Ｏｚ （
５％）混合ガス３０８ＣＣ１１を用いて、ガス圧０，０
４ Ｔｏｒｒ 、印加電圧１００Ｗを用いた。
ａと２４ａのＲＩＥエツチングを行なう［第５図（ｄ＋
参照〕。ＲＩＥ条件としては、ＣＨＦ３ ＋Ｏｚ （
５％）混合ガス３０８ＣＣ１１を用いて、ガス圧０，０
４ Ｔｏｒｒ 、印加電圧１００Ｗを用いた。
ＲＩＥの後、サイドエツチングを行なう［第５図（ｅ）
参照］。サイドエツチング条件としては、ＣＦ４ ＋Ｏ
ｔ混合ガス５０ＳＣＣ−を用いて、ガス圧０．５Ｔｏｒ
ｒ 、印加電圧５０Ｗを用いた。この場合、エツチング
時間１Ｑｓｅｃで、Ｌｉ−１０００人 、し！−２００
０人となる。前記下地絶縁膜２２と２４をマスクにして
、リセスエッチングを行なう［第５図＜ｈ参照］。ゲー
トパターンレジスト２５をマスクにして、Ａ１かうなる
ゲート金属２６ （５０ＧＯＡ ）を、電子線蒸着した
［第５図（９）参照］後、リフトオフして非対称なゲー
ト構造を得た［第５図（ｔｏ参照］。
参照］。サイドエツチング条件としては、ＣＦ４ ＋Ｏ
ｔ混合ガス５０ＳＣＣ−を用いて、ガス圧０．５Ｔｏｒ
ｒ 、印加電圧５０Ｗを用いた。この場合、エツチング
時間１Ｑｓｅｃで、Ｌｉ−１０００人 、し！−２００
０人となる。前記下地絶縁膜２２と２４をマスクにして
、リセスエッチングを行なう［第５図＜ｈ参照］。ゲー
トパターンレジスト２５をマスクにして、Ａ１かうなる
ゲート金属２６ （５０ＧＯＡ ）を、電子線蒸着した
［第５図（９）参照］後、リフトオフして非対称なゲー
ト構造を得た［第５図（ｔｏ参照］。
［第２の実施例］
第６図において、半絶縁性ＧａＡＳ半導体基板１８上に
、アンドープＧａＡｓＦ１２７、ｎ −ＡｌｙＧ ａ
ｔ−ｘ Ａ ８層２８、ｎ −Ｇａ Ａｓ層２９をＭＢ
Ｅを用いて成長する。このウェハー全面に、第１層絶縁
膜としてプラズマＣＶＤ法によるＳｉＮ膜を、堆積する
゛。堆積条件は、第１実施例と同様である。第６図（ω
は、第１層絶縁１！２２ａのバターニングのためのフォ
トエツチングを行なった状態を示している。レジスト２
３により第１１ｉ絶縁１２２ａのバターニング後、第２
層絶縁膜２４ａを全面に堆積する［第６図（ｂ）参照］
。堆積条件は、第１実施例と同様である。絶縁膜の段差
部分をゲート開口内に収めるように、ゲートパターンの
フォトエツチングを行ないレジスト２５を形成する［第
６図（Ｃ）参照Ｊ０下地絶縁１！２２ａと２４ａのＲＩ
Ｅエツチングを行なう［第６図（ｄ）参照］。ＲＩＥ条
件トシテハ、ＣＨＦ３ ＋０２ （５％）混合ガス３
０ ｓｅｃｍを用いて、ガス圧０．０４ Ｔｏｒｒ、印
加電力 １００Ｗを用いた。ＲＩＥの後、サイドエツチ
ングをおこなう［第６図（ｅ）参照Ｊ０サイドエツチン
グ条件としてはＣＦ４＋Ｏ２混合ガス５０８ＣＣ１１を
用いて、ガス圧０．５Ｔｏｒｒ 、印加電圧５０Ｗを用
いた。この場合、エツチング時間１０ｓｅｃで、Ｌｌ−
１０００人、Ｌｌ−２００ＯＡとなる。前記下地絶縁Ｉ
Ｉ、２２ａと２４８をマスクにして、リセスエッチング
を行なう［第６図（ｆ）参照］。最後に、ゲートパター
ンレジスト２５をマスクにして、ＡＩからなるゲート金
Ｊ２ｉＥ２６（５０００人）を電子線蒸着した［第６図
（９）参照］後、リフトオフして°非対称なゲート構造
を得た〔第６図＋ｈ）参照］。
、アンドープＧａＡｓＦ１２７、ｎ −ＡｌｙＧ ａ
ｔ−ｘ Ａ ８層２８、ｎ −Ｇａ Ａｓ層２９をＭＢ
Ｅを用いて成長する。このウェハー全面に、第１層絶縁
膜としてプラズマＣＶＤ法によるＳｉＮ膜を、堆積する
゛。堆積条件は、第１実施例と同様である。第６図（ω
は、第１層絶縁１！２２ａのバターニングのためのフォ
トエツチングを行なった状態を示している。レジスト２
３により第１１ｉ絶縁１２２ａのバターニング後、第２
層絶縁膜２４ａを全面に堆積する［第６図（ｂ）参照］
。堆積条件は、第１実施例と同様である。絶縁膜の段差
部分をゲート開口内に収めるように、ゲートパターンの
フォトエツチングを行ないレジスト２５を形成する［第
６図（Ｃ）参照Ｊ０下地絶縁１！２２ａと２４ａのＲＩ
Ｅエツチングを行なう［第６図（ｄ）参照］。ＲＩＥ条
件トシテハ、ＣＨＦ３ ＋０２ （５％）混合ガス３
０ ｓｅｃｍを用いて、ガス圧０．０４ Ｔｏｒｒ、印
加電力 １００Ｗを用いた。ＲＩＥの後、サイドエツチ
ングをおこなう［第６図（ｅ）参照Ｊ０サイドエツチン
グ条件としてはＣＦ４＋Ｏ２混合ガス５０８ＣＣ１１を
用いて、ガス圧０．５Ｔｏｒｒ 、印加電圧５０Ｗを用
いた。この場合、エツチング時間１０ｓｅｃで、Ｌｌ−
１０００人、Ｌｌ−２００ＯＡとなる。前記下地絶縁Ｉ
Ｉ、２２ａと２４８をマスクにして、リセスエッチング
を行なう［第６図（ｆ）参照］。最後に、ゲートパター
ンレジスト２５をマスクにして、ＡＩからなるゲート金
Ｊ２ｉＥ２６（５０００人）を電子線蒸着した［第６図
（９）参照］後、リフトオフして°非対称なゲート構造
を得た〔第６図＋ｈ）参照］。
［第３の実施例］
第７図において、半絶縁性Ｑａ Ａｓ半導体基板１８上
に、イオン注入（Ｓｉ” 、５０ＫｅＶ、２．ＯＥ１
２Ｇｍ４）を施しｎ −Ｇａ Ａｓ層３０を形成する。
に、イオン注入（Ｓｉ” 、５０ＫｅＶ、２．ＯＥ１
２Ｇｍ４）を施しｎ −Ｇａ Ａｓ層３０を形成する。
更に、このウェハー全面に渡って、０８層３１をＭＢＥ
を用いて成長する［第７図（ω参照Ｊ、このウェハー全
面に、第１層絶縁１！２２ｂとしてプラズマＣＶＤ法Ｇ
；：にるＳｉ ＯＮｌを、５ＧＯＡ 厚タケ堆積する。
を用いて成長する［第７図（ω参照Ｊ、このウェハー全
面に、第１層絶縁１！２２ｂとしてプラズマＣＶＤ法Ｇ
；：にるＳｉ ＯＮｌを、５ＧＯＡ 厚タケ堆積する。
堆積条件としては、５ｉＨａ、ＮｚＯ、ＮＨ３、Ｎ２の
ガス流量をそれぞれ２ｏｓｃｃ１１６゜ｓｃｃｍ、 ６
ｓｃｃｍ、１０１００５ｃとし、ガス圧を１７０ｒｒ
。
ガス流量をそれぞれ２ｏｓｃｃ１１６゜ｓｃｃｍ、 ６
ｓｃｃｍ、１０１００５ｃとし、ガス圧を１７０ｒｒ
。
基板温度暎 を３００℃と、設定した。第７図（ｂ）は
、第１層絶縁１１２２のバターニングのためのフォトエ
ツチングを行なった状態を示している。レジスト２３に
より第１層絶縁１！２２ｂのバターニング後、第２層絶
縁膜２４ｂとしてプラズマＣＶＤによるＳｉＯ膜を全面
に５０ＯＡ厚だけ堆積する［第７図（Ｃ）参照］。堆積
条件については、ＮＨｓを供給しない以外は第１層絶縁
膜２２ｂの場合と同様に設定した。絶縁膜の段差部分を
ゲート開口内に納めるように、ゲートパターンのフォト
エツチングを行ないレジスト２５を形成する［第７図（
小参照］。次に前記レジスト２５をマスクに、下地絶縁
！！２２ｂと２４１）のＲＩＥエツチングを行なう［第
７図（ｅ）参照］。ＲＩＥ条件としては、ＣＨＦ５ガス
３０ ｓｃｃ腸を用いて、ガス圧０．０４Ｔ ｏｒｒ、
印加電圧１００Ｗを用いた。ＲＩＥの後、サイドッチン
グを行なう［第７図＜ｈ参照］。サイドエツチング条件
としては、ＣＨＦ５ガス５ Ｑ ５ＣＣＩＩを用いてガ
ス圧０．２Ｔｏｒｒ 、印加電圧ｉｏｏｗを用いた。こ
の場合、エツチング時間３ｍ１ｎで、Ｌ１＝ １０００
Ａ 、 Ｌ ２ ＝ ２０００人となる。前記下地絶
縁膜２２ｂと２４ｂをマスクにしてＣＦ４ガス５０ｓｃ
ｃ＋ｍを用イテ、ガス圧０，５Ｔ ｏｒｒ、印加電圧５
０Ｗにて、プラズマエツチングして、下地Ｇ８１３１を
エツチングする［第７図（９）参照］。最後に、ゲート
パターンレジスト２５をマスクにしてＡ１からなるゲー
ト金属２６（ｓｏｏｏ入）を、電子線蒸着した［第７図
＋ｔｎ参照］後、リフトオフして、非対称なゲート構造
を得た［第７図（ｉ）］。
、第１層絶縁１１２２のバターニングのためのフォトエ
ツチングを行なった状態を示している。レジスト２３に
より第１層絶縁１！２２ｂのバターニング後、第２層絶
縁膜２４ｂとしてプラズマＣＶＤによるＳｉＯ膜を全面
に５０ＯＡ厚だけ堆積する［第７図（Ｃ）参照］。堆積
条件については、ＮＨｓを供給しない以外は第１層絶縁
膜２２ｂの場合と同様に設定した。絶縁膜の段差部分を
ゲート開口内に納めるように、ゲートパターンのフォト
エツチングを行ないレジスト２５を形成する［第７図（
小参照］。次に前記レジスト２５をマスクに、下地絶縁
！！２２ｂと２４１）のＲＩＥエツチングを行なう［第
７図（ｅ）参照］。ＲＩＥ条件としては、ＣＨＦ５ガス
３０ ｓｃｃ腸を用いて、ガス圧０．０４Ｔ ｏｒｒ、
印加電圧１００Ｗを用いた。ＲＩＥの後、サイドッチン
グを行なう［第７図＜ｈ参照］。サイドエツチング条件
としては、ＣＨＦ５ガス５ Ｑ ５ＣＣＩＩを用いてガ
ス圧０．２Ｔｏｒｒ 、印加電圧ｉｏｏｗを用いた。こ
の場合、エツチング時間３ｍ１ｎで、Ｌ１＝ １０００
Ａ 、 Ｌ ２ ＝ ２０００人となる。前記下地絶
縁膜２２ｂと２４ｂをマスクにしてＣＦ４ガス５０ｓｃ
ｃ＋ｍを用イテ、ガス圧０，５Ｔ ｏｒｒ、印加電圧５
０Ｗにて、プラズマエツチングして、下地Ｇ８１３１を
エツチングする［第７図（９）参照］。最後に、ゲート
パターンレジスト２５をマスクにしてＡ１からなるゲー
ト金属２６（ｓｏｏｏ入）を、電子線蒸着した［第７図
＋ｔｎ参照］後、リフトオフして、非対称なゲート構造
を得た［第７図（ｉ）］。
（ト）発明の効果
この発明によれば、特に厳しいアライメント精度を必要
とする事無く、ソース・スロープおよびゲート・エッチ
間の距離Ｌ１とドレイン・スロープおよびゲートエッチ
間の距離し２の値を１０ｎｌオーダの高い精度で再現性
良く制御した非対称ゲート構造を提供する製造方法であ
るため、Ｌｌとし２の値の最適化による低雑音・高利得
の実現が容易に行なえる効果がある。このことは、製造
ラインへの応用を考えた時、従来技術に比較して、極め
て有利と考えられる。
とする事無く、ソース・スロープおよびゲート・エッチ
間の距離Ｌ１とドレイン・スロープおよびゲートエッチ
間の距離し２の値を１０ｎｌオーダの高い精度で再現性
良く制御した非対称ゲート構造を提供する製造方法であ
るため、Ｌｌとし２の値の最適化による低雑音・高利得
の実現が容易に行なえる効果がある。このことは、製造
ラインへの応用を考えた時、従来技術に比較して、極め
て有利と考えられる。
第１図（ａ） 、（ｂ）はそれぞれこの発明の基本的な
考え方を示す原理図、第１図（Ｃ） 、＜ｄ＞および（
ｅνはそれぞれこの発明の第１ 、第２および第３の実
施例を用いて形成された非対称ゲート構造を有するＧａ
Ａｓ ＦＥＴ、ＨＥＭＴおよびオーミック層を用い
たＧａＡＳ ＦＥＴの構成説明図、第２図は上“２第
１図（おの状態を実現するための製造方法に関する説明
図、第３図は上記各実施例で用いたサイドエツチングの
特性図、ｊＩＪ図＜ａ）、＜ｂ＞および（Ｃ）はそれぞ
れ上記各実施例におけるゲートパターンの７ライメント
精度を説明するための構成説明図、第５図はこの発明の
第１の実施例を説明するための工程説明図、第６図はこ
の発明の第２の実施例を説明するための工程説明図、第
７図はこの発明の第３の実施例を説明するための工程説
明図、第８図（ω、山）はそれぞれ動作領域でのｇユ
を大きくする上で有効なキャリアプロファイルを示す特
性図、第９図＋ａ＋ 、ｔｂ＋および（Ｃ）はそれぞれ
リセス構造を有するＦＥＴのソース・スロープおよびゲ
ート・エッチ間の距離Ｌ１とドレイン・スロープおよび
ゲートエッチ間の距離Ｌ２との間の関係から見た構成説
明図、第１０図（ω、（ｂ）はそれぞれ従来例の非対称
ゲート構造の製造方法を説明するための構成説明図、第
１１図は従来例の製造方法を説明するための工程説明図
である。 １８・・・・・・半絶縁性Ｑａ Ａｓ半導体基板、１９
・・・・・・ＧａＡＳバッフ？−層、２０ ．２９ ．
３０・−・・−ｎ −Ｇａ Ａｓ Ｊｌ。 ２１−・−−・−ｎ ’ −Ｇａ Ａ ｓ 層
、２．２ ａ ・−・−８ｉ Ｎ膜、２２ ｂ−・
−８ｉ ＯＮｉ！！、２４ａ ・・・−・Ｓｉ
Ｎ！１７！、２４ｂ−・−８ｉ Ｏｌｍ、２５・・・
・・・ゲートパターン・レジスト、２６・・・・・・ゲ
ート金属（Ａ１）、２７・・・・・・アンドープＧａ
Ａｓ Ｉ。 ２８−−ｎ −Ａ １．＜Ｇａ １−、＜ Ａ Ｓ層
、３１・・・・・・Ｇｅ層。 、＋゛−ヘ 代理人 弁理士 野 河 信太部 ゛課 第１図 （ａ） 第２図 第４図 第： （ａ） サイド了ツチ）グ吟間（’５ｅｅ） ３図 （ｂ） ｓｔ＋＋１を寸イドエツ子ン
グ８寺間（ｓｅｃ） （ｈ） 第５図 第８図 （ａ） ０ ０．２ ０．４ 暮方Ｒ＆面カ＼５のう電さ ９「ｍ） （ｂ） 墨腋表［！Ｏが５ｆ）深′ｌｓ（λ笥）第９図 （ａ）
Ｌｔ＝Ｌｚ“０第１１図
考え方を示す原理図、第１図（Ｃ） 、＜ｄ＞および（
ｅνはそれぞれこの発明の第１ 、第２および第３の実
施例を用いて形成された非対称ゲート構造を有するＧａ
Ａｓ ＦＥＴ、ＨＥＭＴおよびオーミック層を用い
たＧａＡＳ ＦＥＴの構成説明図、第２図は上“２第
１図（おの状態を実現するための製造方法に関する説明
図、第３図は上記各実施例で用いたサイドエツチングの
特性図、ｊＩＪ図＜ａ）、＜ｂ＞および（Ｃ）はそれぞ
れ上記各実施例におけるゲートパターンの７ライメント
精度を説明するための構成説明図、第５図はこの発明の
第１の実施例を説明するための工程説明図、第６図はこ
の発明の第２の実施例を説明するための工程説明図、第
７図はこの発明の第３の実施例を説明するための工程説
明図、第８図（ω、山）はそれぞれ動作領域でのｇユ
を大きくする上で有効なキャリアプロファイルを示す特
性図、第９図＋ａ＋ 、ｔｂ＋および（Ｃ）はそれぞれ
リセス構造を有するＦＥＴのソース・スロープおよびゲ
ート・エッチ間の距離Ｌ１とドレイン・スロープおよび
ゲートエッチ間の距離Ｌ２との間の関係から見た構成説
明図、第１０図（ω、（ｂ）はそれぞれ従来例の非対称
ゲート構造の製造方法を説明するための構成説明図、第
１１図は従来例の製造方法を説明するための工程説明図
である。 １８・・・・・・半絶縁性Ｑａ Ａｓ半導体基板、１９
・・・・・・ＧａＡＳバッフ？−層、２０ ．２９ ．
３０・−・・−ｎ −Ｇａ Ａｓ Ｊｌ。 ２１−・−−・−ｎ ’ −Ｇａ Ａ ｓ 層
、２．２ ａ ・−・−８ｉ Ｎ膜、２２ ｂ−・
−８ｉ ＯＮｉ！！、２４ａ ・・・−・Ｓｉ
Ｎ！１７！、２４ｂ−・−８ｉ Ｏｌｍ、２５・・・
・・・ゲートパターン・レジスト、２６・・・・・・ゲ
ート金属（Ａ１）、２７・・・・・・アンドープＧａ
Ａｓ Ｉ。 ２８−−ｎ −Ａ １．＜Ｇａ １−、＜ Ａ Ｓ層
、３１・・・・・・Ｇｅ層。 、＋゛−ヘ 代理人 弁理士 野 河 信太部 ゛課 第１図 （ａ） 第２図 第４図 第： （ａ） サイド了ツチ）グ吟間（’５ｅｅ） ３図 （ｂ） ｓｔ＋＋１を寸イドエツ子ン
グ８寺間（ｓｅｃ） （ｈ） 第５図 第８図 （ａ） ０ ０．２ ０．４ 暮方Ｒ＆面カ＼５のう電さ ９「ｍ） （ｂ） 墨腋表［！Ｏが５ｆ）深′ｌｓ（λ笥）第９図 （ａ）
Ｌｔ＝Ｌｚ“０第１１図
Claims (1)
- １、リセス構造ＦＥＴもしくはＨＥＭＴ用のエピタキシ
ャル成長の施された半導体基板から構成されたウェハー
上にエッチング速度のそれぞれ異なる複数の絶縁膜を形
成する第１の工程と、この複数の絶縁膜上にレジストを
形成し、次いでこのレジストにゲートパターンのフォト
エッチングを施して前記ゲートパターンの所定のアライ
メント構造を形成する第２の工程と、前記レジストをマ
スクにして前記複数の絶縁膜をエッチング除去してゲー
トパターン開口部分を形成する第３の工程と、前記ゲー
トパターン開口部分側壁の前記複数の絶縁膜をサイドエ
ッチングする第４の工程と、このサイドエッチングによ
って生成した前記複数の絶縁膜をマスクにして前記ウェ
ハー上面部分を所定量エッチング除去してゲート開口部
を形成する第５の工程と、前記ゲートパターン開口部分
を介してゲート金属を蒸着後、リフトオフによって前記
ゲート開口部内にゲートを形成して非対称ゲート構造ト
ランジスタを得る第６の工程とからなる非対称ゲート構
造トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335493A JPH01175772A (ja) | 1987-12-29 | 1987-12-29 | 非対称ゲート構造トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62335493A JPH01175772A (ja) | 1987-12-29 | 1987-12-29 | 非対称ゲート構造トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01175772A true JPH01175772A (ja) | 1989-07-12 |
Family
ID=18289189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62335493A Pending JPH01175772A (ja) | 1987-12-29 | 1987-12-29 | 非対称ゲート構造トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01175772A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5240869A (en) * | 1990-10-30 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricating a field effect transistor |
| US5338703A (en) * | 1992-10-26 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a recessed gate field effect transistor |
| US5395739A (en) * | 1992-12-15 | 1995-03-07 | Mitsubishi Denki Kabushiki Kaisha | Method for producing field effect transistor |
| JP2007307039A (ja) * | 2006-05-17 | 2007-11-29 | Marutaka Kk | 縫製装置及び縫製方法 |
-
1987
- 1987-12-29 JP JP62335493A patent/JPH01175772A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5240869A (en) * | 1990-10-30 | 1993-08-31 | Mitsubishi Denki Kabushiki Kaisha | Method for fabricating a field effect transistor |
| US5338703A (en) * | 1992-10-26 | 1994-08-16 | Mitsubishi Denki Kabushiki Kaisha | Method for producing a recessed gate field effect transistor |
| US5395739A (en) * | 1992-12-15 | 1995-03-07 | Mitsubishi Denki Kabushiki Kaisha | Method for producing field effect transistor |
| US5547789A (en) * | 1992-12-15 | 1996-08-20 | Mitsubishi Denki Kabushiki Kaisha | Pattern transfer mask |
| JP2007307039A (ja) * | 2006-05-17 | 2007-11-29 | Marutaka Kk | 縫製装置及び縫製方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4472872A (en) | Method of fabricating a Schottky gate field effect transistor | |
| US6372594B2 (en) | Fabrication method of submicron gate using anisotropic etching | |
| JP2904167B2 (ja) | 半導体装置の製造方法 | |
| GB2230899A (en) | Method of producing a gate | |
| JP2735718B2 (ja) | 化合物半導体装置及びその製造方法 | |
| JPH01175772A (ja) | 非対称ゲート構造トランジスタの製造方法 | |
| JPH07111966B2 (ja) | 半導体装置の製造方法 | |
| JP3109590B2 (ja) | 半導体装置の製造方法 | |
| JPH0472381B2 (ja) | ||
| JP3020198B2 (ja) | 超高周波半導体装置の製造方法 | |
| JP2790104B2 (ja) | 電界効果トランジスタの製造方法 | |
| JPS61168269A (ja) | 接合ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH04274332A (ja) | 半導体装置の製造方法 | |
| KR100366422B1 (ko) | 금속트랜지스터제조방법 | |
| JP3158591B2 (ja) | 化合物半導体ｍｅｓｆｅｔにおけるｌｄｄ構造の形成方法 | |
| JPS6028275A (ja) | 電界効果トランジスタ | |
| JP2833929B2 (ja) | 電界効果トランジスタ及びその製造方法 | |
| JP3018662B2 (ja) | 電界効果トランジスタの製造方法 | |
| JP2910913B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH0595004A (ja) | 電界効果トランジスタの製造方法 | |
| JP2803112B2 (ja) | 半導体装置の製造方法 | |
| JPH01194475A (ja) | 電界効果トランジスタ及びその製造方法 | |
| JPH02142143A (ja) | 電界効果トランジスタの製造方法 | |
| JPS61222265A (ja) | 半導体装置の製造方法 | |
| JPS6257257A (ja) | 電界効果型半導体装置の製造方法 |