JPS6257257A - 電界効果型半導体装置の製造方法 - Google Patents
電界効果型半導体装置の製造方法Info
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- JPS6257257A JPS6257257A JP60197330A JP19733085A JPS6257257A JP S6257257 A JPS6257257 A JP S6257257A JP 60197330 A JP60197330 A JP 60197330A JP 19733085 A JP19733085 A JP 19733085A JP S6257257 A JPS6257257 A JP S6257257A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
底部幅が開口部幅よりドレイン電極側に向かって拡がっ
た非対称断面を有す′る１／シスト開孔を介し異方性ウ
エソトエ・ノチング手段により、ソース電極とドルイン
電極の間に表出する半導体活性層面にレジスト開孔の底
部幅に整合する開口幅を有するリセスを形成し、該リセ
スーヒに、−１二記レジスト開札を介しレジスト空孔の
開口部幅に整合する幅を有するゲート電極を被着形成す
る工程を有するＩＩＩ −Ｖ族化合物電界効果型半導体
装置の製造方法で、これによりリセスのソース電極寄り
の端部にゲート電極が形成できるので、ソース抵抗が城
少しでｇｍが向上し、月つドレイン電極側のリセス幅を
広く形成出来るのでドレイン耐圧が向上する。
た非対称断面を有す′る１／シスト開孔を介し異方性ウ
エソトエ・ノチング手段により、ソース電極とドルイン
電極の間に表出する半導体活性層面にレジスト開孔の底
部幅に整合する開口幅を有するリセスを形成し、該リセ
スーヒに、−１二記レジスト開札を介しレジスト空孔の
開口部幅に整合する幅を有するゲート電極を被着形成す
る工程を有するＩＩＩ −Ｖ族化合物電界効果型半導体
装置の製造方法で、これによりリセスのソース電極寄り
の端部にゲート電極が形成できるので、ソース抵抗が城
少しでｇｍが向上し、月つドレイン電極側のリセス幅を
広く形成出来るのでドレイン耐圧が向上する。
本発明はｍ−ｖ族化合物による電界効果型半導体装置の
製造方法に係り、特にソース−ドレイン間に形成された
リセス（ｒｅｃｅｓｓ：凹所）上にショットキゲートが
載設される高性能のガリウム砒素電界効果ｌ・ランジス
タ（Ｇ ａ Ａ ｓ Ｆ Ｅ Ｔ ）の製造方法に関す
る。
製造方法に係り、特にソース−ドレイン間に形成された
リセス（ｒｅｃｅｓｓ：凹所）上にショットキゲートが
載設される高性能のガリウム砒素電界効果ｌ・ランジス
タ（Ｇ ａ Ａ ｓ Ｆ Ｅ Ｔ ）の製造方法に関す
る。
電子通信の分野において口火容量の情報伝送手段として
マイクロ波帯の周波数を用いた通信技術が多用されてい
るが、更に情報の伝送規模を拡大するために１０〜３０
ＧＩＩｚの超高周波を用いる）ＩＩｌ信技術が開発され
ている。
マイクロ波帯の周波数を用いた通信技術が多用されてい
るが、更に情報の伝送規模を拡大するために１０〜３０
ＧＩＩｚの超高周波を用いる）ＩＩｌ信技術が開発され
ている。
かかる超高周波の増幅回路にはＧａＡｓＦＥＴが用いら
れるが、上記情ｔｌｌｌの伝送効率及び精度を高めるた
めに、伝達コンダクタンス（ｇｍ）が大きく目、つ高出
力が得られる高性能のＧａＡｓＦＥＴ′が要望されてい
る。
れるが、上記情ｔｌｌｌの伝送効率及び精度を高めるた
めに、伝達コンダクタンス（ｇｍ）が大きく目、つ高出
力が得られる高性能のＧａＡｓＦＥＴ′が要望されてい
る。
上記ＧａＡｓＦＥＴの高性能化に対しては、ソース−ゲ
ート電極間の直列抵抗（Ｒｓ）を減少させてｇｒｒ＋の
向−１−を図るため、ケート電極下部の活性層を選択的
に薄くするリセス構造、並びにゲート電極をソース側に
近づ＆Ｊだオフセット構造等が採用されている。
ート電極間の直列抵抗（Ｒｓ）を減少させてｇｒｒ＋の
向−１−を図るため、ケート電極下部の活性層を選択的
に薄くするリセス構造、並びにゲート電極をソース側に
近づ＆Ｊだオフセット構造等が採用されている。
第２図はリセス構造を有する高性能Ｇ ａ Ａ ｓ Ｆ
ＥＴの一例を示す模式平面図で、図中、１は半絶縁性Ｇ
ａＡｓ基板、２はノンＩ−−プＧａＡｓハソファ層、３
はｎ型Ｇ ａ Ａ ｓ活性層、４はソース電極、５はド
レイン電極、６はリセス、７はゲート電極を示す。
ＥＴの一例を示す模式平面図で、図中、１は半絶縁性Ｇ
ａＡｓ基板、２はノンＩ−−プＧａＡｓハソファ層、３
はｎ型Ｇ ａ Ａ ｓ活性層、４はソース電極、５はド
レイン電極、６はリセス、７はゲート電極を示す。
かかるリセス構造のＧａＡｓＦＥＴにおいて当初は、そ
のＡ−Ａ矢視断面を同一符号を用いて示す第３図のよう
に、ケート電極７がリセス６の中央部−ヒに形成された
対称構造を有していたために、ソース電極４とゲート電
極７を近づけてソース電極４とゲート電極７との間の抵
抗（Ｒｓ）を減少しようとするとゲート電極７とドレイ
ン電極５との距離も同様に近づいてトレイン耐圧（ＶＤ
）が低下するという問題があり、上記ＲｓとＶｎ との
兼ね合いによって高性能化が制限されるという問題があ
った。
のＡ−Ａ矢視断面を同一符号を用いて示す第３図のよう
に、ケート電極７がリセス６の中央部−ヒに形成された
対称構造を有していたために、ソース電極４とゲート電
極７を近づけてソース電極４とゲート電極７との間の抵
抗（Ｒｓ）を減少しようとするとゲート電極７とドレイ
ン電極５との距離も同様に近づいてトレイン耐圧（ＶＤ
）が低下するという問題があり、上記ＲｓとＶｎ との
兼ね合いによって高性能化が制限されるという問題があ
った。
そこで発明者等は先に特願昭５７−１６３０６３におい
て、電子線レジストを用い、ゲート電極に従った主露光
と、ドレイン領域に寄った補助露光を行うことによって
、ゲート電極に従った開口部形状を有し底部がドレイン
電極側に拡がった非対称断面を有するレジスト開孔を形
成し、このレジスト開孔を介し通常のウェットエツチン
グ手段によりレジスト開孔の底部に整合するリセスを形
成し、このリセス−トに上記レジスト開孔を介し蒸着手
段によりレジスト開孔の開孔部に整合するゲート電極を
被着することによって、ゲート電極をリセス上のソース
電極側に偏った位置に形成し、Ｒｓを減少せしめる方法
を提案した。
て、電子線レジストを用い、ゲート電極に従った主露光
と、ドレイン領域に寄った補助露光を行うことによって
、ゲート電極に従った開口部形状を有し底部がドレイン
電極側に拡がった非対称断面を有するレジスト開孔を形
成し、このレジスト開孔を介し通常のウェットエツチン
グ手段によりレジスト開孔の底部に整合するリセスを形
成し、このリセス−トに上記レジスト開孔を介し蒸着手
段によりレジスト開孔の開孔部に整合するゲート電極を
被着することによって、ゲート電極をリセス上のソース
電極側に偏った位置に形成し、Ｒｓを減少せしめる方法
を提案した。
しかし上記従来方法においては、サイドエツチングによ
ってリセス幅がレジスト開孔の底部幅寸法より広く形成
されるため、リセス下部の活性層の薄い領域がゲート電
極とソース電極との間に残留し、Ｒｓが十分に減少しき
れないという問題があった。
ってリセス幅がレジスト開孔の底部幅寸法より広く形成
されるため、リセス下部の活性層の薄い領域がゲート電
極とソース電極との間に残留し、Ｒｓが十分に減少しき
れないという問題があった。
第１図ｆａ）〜（ｇｌは本発明の一実施例を示す工程断
面図である。
面図である。
上記問題点は同図に示すように、苓板士格半吾゛
−基板−トに半導体活性層（３）を形成する
工程と、該半導体活性層（３）上にポジ型レジスト層（
１２）を被着する工程と、該レジスト層（１２）にゲー
ト電極パターンに従う電子ビームによる主露光（ＥＢＩ
）を行う工程と、該主露光（［！ＢＩ）の後又は前に該
主露光位置と異なる場所に補助露光（１！８２）を行う
工程と、該露光を行ったレジスト層（１２）を現像し、
開口部幅（Ｗａ）より底部幅（Ｗｂ）が広く月つ断面が
非対称形状のレジスト空孔（１３）を形成する−［程と
、該レジスト空孔（１３）を介し、活性層（３）面に対
して垂直方向に優勢な異方性を有するウェットエツチン
グ手段により該活性層（３）を選択的にエツチングして
該活性層（３）に該レジスト空孔（１３）の底部幅（Ｗ
ｂ）に開口幅（Ｗｃ）が整合するリセス（６）を形成す
る］二程と、該レジスト空孔（１３）を介し、該リセス
（６）−ヒに該レジスト空孔（１３）の開ＩＴＩ部幅（
Ｗａ）に整合する幅（讐、）のゲート電極を被着する工
程とを有する本発明による電界効果型半導体装置の製造
方法によって解決される。
−基板−トに半導体活性層（３）を形成する
工程と、該半導体活性層（３）上にポジ型レジスト層（
１２）を被着する工程と、該レジスト層（１２）にゲー
ト電極パターンに従う電子ビームによる主露光（ＥＢＩ
）を行う工程と、該主露光（［！ＢＩ）の後又は前に該
主露光位置と異なる場所に補助露光（１！８２）を行う
工程と、該露光を行ったレジスト層（１２）を現像し、
開口部幅（Ｗａ）より底部幅（Ｗｂ）が広く月つ断面が
非対称形状のレジスト空孔（１３）を形成する−［程と
、該レジスト空孔（１３）を介し、活性層（３）面に対
して垂直方向に優勢な異方性を有するウェットエツチン
グ手段により該活性層（３）を選択的にエツチングして
該活性層（３）に該レジスト空孔（１３）の底部幅（Ｗ
ｂ）に開口幅（Ｗｃ）が整合するリセス（６）を形成す
る］二程と、該レジスト空孔（１３）を介し、該リセス
（６）−ヒに該レジスト空孔（１３）の開ＩＴＩ部幅（
Ｗａ）に整合する幅（讐、）のゲート電極を被着する工
程とを有する本発明による電界効果型半導体装置の製造
方法によって解決される。
即ち本発明の方法においては、ソース電極とドレイン電
極の間の活性層−ににゲート電極形状に従った開口部を
有し底部がドレイン電極側に拡がった非対称断面を有す
るレジスト開孔を形成し、活性層面に対して垂直方向の
異方性を有するウェットエツチング手段により該レジス
ト開孔を介し該活性層の選択エツチングを行って、開口
部がレジスト開孔の底部に整合し目、つ底部が開口部よ
りも内側に後退したリセスを形成することによって、レ
ジス］・開孔の開口部に整合してリセス上に形成される
ゲート電極がリセス底面のソース側端部に接して形成さ
れるようになる。
極の間の活性層−ににゲート電極形状に従った開口部を
有し底部がドレイン電極側に拡がった非対称断面を有す
るレジスト開孔を形成し、活性層面に対して垂直方向の
異方性を有するウェットエツチング手段により該レジス
ト開孔を介し該活性層の選択エツチングを行って、開口
部がレジスト開孔の底部に整合し目、つ底部が開口部よ
りも内側に後退したリセスを形成することによって、レ
ジス］・開孔の開口部に整合してリセス上に形成される
ゲート電極がリセス底面のソース側端部に接して形成さ
れるようになる。
かくてＲｓを、リセス構造における限界まで縮小するこ
とができる。
とができる。
以下本発明の方法を、第１図（ａｌ〜＋ｇｌに示す工程
断面図を参照し、一実施例により具体的に説明する。
断面図を参照し、一実施例により具体的に説明する。
第１図（ａ）参照
本発明の方法によりＧａＡｓＦＢＴを形成するに際して
は、（１００）面を有する半絶縁性ＧａＡｓ基板１上に
気相エピタキシャル成長法により厚さ例えば３〜５１ｚ
ｍ程度のノンドープＧ ａ Ａ ｓバフフッ層２を形成
し、次いで該バッファ層２トに気相エピタキシャル成長
法により例えば厚さ０．３〜０．５μｍ、不純物濃度１
〜３×１０′７／ｃ１″程度のｎ型Ｇ ａ Ａ ｓ活性
層３を形成し、次いで該活性層３上にトランジスタ形成
領域Ａｔｒを覆う第１のレジスト・マスク（図示せず）
を形成し、該レジスト・マスクを介し弗酸（ＩＩ ｌ？
）等によりエツチングを行ってバッファ層２内に達す
る素子間分離溝１０を形成する。この状態で図示のよう
にメサ状に突出した活性層パターン１０３が形成される
。
は、（１００）面を有する半絶縁性ＧａＡｓ基板１上に
気相エピタキシャル成長法により厚さ例えば３〜５１ｚ
ｍ程度のノンドープＧ ａ Ａ ｓバフフッ層２を形成
し、次いで該バッファ層２トに気相エピタキシャル成長
法により例えば厚さ０．３〜０．５μｍ、不純物濃度１
〜３×１０′７／ｃ１″程度のｎ型Ｇ ａ Ａ ｓ活性
層３を形成し、次いで該活性層３上にトランジスタ形成
領域Ａｔｒを覆う第１のレジスト・マスク（図示せず）
を形成し、該レジスト・マスクを介し弗酸（ＩＩ ｌ？
）等によりエツチングを行ってバッファ層２内に達す
る素子間分離溝１０を形成する。この状態で図示のよう
にメサ状に突出した活性層パターン１０３が形成される
。
次いで、上記基板上に化学気相成長（ＣＶＤ）法に電極
アロイングの際の電極金属の流れを阻止するスペーサと
なる厚さ５０００人程度０二酸化シリコン（Ｓｉ（ｈ）
層１１を形成する。
アロイングの際の電極金属の流れを阻止するスペーサと
なる厚さ５０００人程度０二酸化シリコン（Ｓｉ（ｈ）
層１１を形成する。
第１図（ｂｌ参照
次いで、上記スペーサ用５ｉ０２層１１上にソース電極
形成領域及びドレイン電極形成領域を個々に表出する相
離間した開孔を有する図示しない第２のレジスト・マス
クを形成し、ＨＦ等によるエツチングにより上記レジス
ト開孔内に表出するスペーザ用ＳｉＯ□層１１を選択的
に除去した後、該基板上に蒸着法によりソース及びドレ
イン電極の材料となる第１の電極材料層を形成し、リフ
トオフを行って、スペーサ用ＳｉＯ□層１１の開口部上
に第１の電極材料層よりなるソース電極４及びドレイン
電極５を形成する。
形成領域及びドレイン電極形成領域を個々に表出する相
離間した開孔を有する図示しない第２のレジスト・マス
クを形成し、ＨＦ等によるエツチングにより上記レジス
ト開孔内に表出するスペーザ用ＳｉＯ□層１１を選択的
に除去した後、該基板上に蒸着法によりソース及びドレ
イン電極の材料となる第１の電極材料層を形成し、リフ
トオフを行って、スペーサ用ＳｉＯ□層１１の開口部上
に第１の電極材料層よりなるソース電極４及びドレイン
電極５を形成する。
ここで上記第１の電極材料層は、通常、金・ゲルマニウ
ム（１２重量％）合金層と金層との２重層からなり、そ
の厚さは４０００〜５０００人程度である。
ム（１２重量％）合金層と金層との２重層からなり、そ
の厚さは４０００〜５０００人程度である。
次いで約４５０℃程度の温度でアロイング処理を施し、
ソース電極４及びドレイン電極５を活性層３とオーミッ
クコンタクトせしめる。
ソース電極４及びドレイン電極５を活性層３とオーミッ
クコンタクトせしめる。
第１図（Ｃ１参照
次いで弗酸（ＨＦ）等によるウェットエツチング手段に
よりスペーサ用ＳｉＯ□層１１を除去した後、該基板上
にスピンコード法により第３のレジスト層である厚さ］
、５／１ｍ程度のポジ型電子線レジスト層１２例えばク
ロスリンクド・メタクリレート・レジスト（ＣＭＲ１０
０富士通製）層を被着し、プリヘーク処理を行い、次い
でソース電極４とドレイン電極５間のほぼ中央部の電子
線レジスト層１２上に第１の電子ビームＦＢＩを選択的
に照射しゲ−ト電極パターンを露光する。（主露光）こ
の第１の電子ビーム露光即ら主露光は、例えば加速電圧
２０ＫＶ、ドーズＩＬ ＨＩＯ−１５０ｕ Ｃ／ ｃｍ
−２程度で行われる。
よりスペーサ用ＳｉＯ□層１１を除去した後、該基板上
にスピンコード法により第３のレジスト層である厚さ］
、５／１ｍ程度のポジ型電子線レジスト層１２例えばク
ロスリンクド・メタクリレート・レジスト（ＣＭＲ１０
０富士通製）層を被着し、プリヘーク処理を行い、次い
でソース電極４とドレイン電極５間のほぼ中央部の電子
線レジスト層１２上に第１の電子ビームＦＢＩを選択的
に照射しゲ−ト電極パターンを露光する。（主露光）こ
の第１の電子ビーム露光即ら主露光は、例えば加速電圧
２０ＫＶ、ドーズＩＬ ＨＩＯ−１５０ｕ Ｃ／ ｃｍ
−２程度で行われる。
次いで、例えば−］二二部露光位置からゲート長に相当
する程度の距離ドレイン電極５側に寄った位置に、主露
光領域に沿って第２の電子ビーム露光即ち補助露光ＥＢ
２を行う。この補助露光は、例えば加速電圧２０ＫＶ、
ドーズ１７０／Ｊ Ｃ／ ｃｍ−”程度で行われる。
する程度の距離ドレイン電極５側に寄った位置に、主露
光領域に沿って第２の電子ビーム露光即ち補助露光ＥＢ
２を行う。この補助露光は、例えば加速電圧２０ＫＶ、
ドーズ１７０／Ｊ Ｃ／ ｃｍ−”程度で行われる。
なお主露光と補助露光は、何れを先に行っても良い。
第１図（ｄｉ参照
次いで、例えばメチルイソブチルケトン（ＭＩＢＫ）等
を用いて電子線レジスト層１２の現像を行い、該レジス
ト層１２に前記２回の露光パターンに対応する開口部１
３ａ及び底部１３ｂを有するレジスト空孔１３を形成す
る。このように形成されたレジスト空孔１３は、同図に
示されるように、開口部１３ａから底部１３ｂに近づく
に従ってドレイン電極５の方向に大きく拡がった非対称
断面形状となる。
を用いて電子線レジスト層１２の現像を行い、該レジス
ト層１２に前記２回の露光パターンに対応する開口部１
３ａ及び底部１３ｂを有するレジスト空孔１３を形成す
る。このように形成されたレジスト空孔１３は、同図に
示されるように、開口部１３ａから底部１３ｂに近づく
に従ってドレイン電極５の方向に大きく拡がった非対称
断面形状となる。
ここで、Ｗａはレジスト空孔１３の開口部幅、Ｗｂは同
底部幅を示す。
底部幅を示す。
第１図ｔｅ＋参照
次いで」二部電子線レジスト層１２をマスクにし、活性
層３面に対して垂直方向の異方性を有するウェットエツ
チング手段、例えばアンモニアを主成分としこれに過酸
化水素と水を所望の割合で混合してなるウエソトエソチ
ンダ液によりＧａＡｓ活性層３を所望の深さに選択エツ
チングし、該ＧａＡＳ活性層３にリセス６を形成する。
層３面に対して垂直方向の異方性を有するウェットエツ
チング手段、例えばアンモニアを主成分としこれに過酸
化水素と水を所望の割合で混合してなるウエソトエソチ
ンダ液によりＧａＡｓ活性層３を所望の深さに選択エツ
チングし、該ＧａＡＳ活性層３にリセス６を形成する。
リセス６の幅及び深さはＦＥＴの特性から割り出して決
定されるが、−１，記非対称形状のレジスト開孔を介し
上記異方性エツチング手段により形成されたリセス６は
、該リセスの底面幅Ｗｄがレジスト空孔１３の底部１３
ｂの幅ｗｂより小さく形成される。ここでＷｃはリセス
の開口部幅を示す。
定されるが、−１，記非対称形状のレジスト開孔を介し
上記異方性エツチング手段により形成されたリセス６は
、該リセスの底面幅Ｗｄがレジスト空孔１３の底部１３
ｂの幅ｗｂより小さく形成される。ここでＷｃはリセス
の開口部幅を示す。
なおこの効果は、ゲート電極７をＧａＡｓ基板１のファ
セット面に沿う方向即ち＜０１１＞方向に形成する構造
においてより顕著となる。
セット面に沿う方向即ち＜０１１＞方向に形成する構造
においてより顕著となる。
第１図（ｆｌ参照
次いで上記電子線レジスト層１２の形成された基板上に
ゲート用金属例えばアルミニウムを真空蒸着法により被
着する。該アルミニウム層１０７ａ及び１０７ｂは厚さ
０．７μＩｎ程度に被着される。
ゲート用金属例えばアルミニウムを真空蒸着法により被
着する。該アルミニウム層１０７ａ及び１０７ｂは厚さ
０．７μＩｎ程度に被着される。
このようにゲート電極７としてのアルミニウム層１０７
ａ、 １０７ｂを被着する際、電子線レジスト１２の有
する空孔１３が、前述のように底部に行くに従って広く
形成されているために、アルミニウム層は電子線レジス
ト層１２の上面部分に被着された部分１０７ａと、Ｇ
ａ Ａ ｓ活性層３のリセス６の表面上に被着された部
分１０７ｈ即ちゲート電極７部分とに容易に機械的に分
離されて被着される。
ａ、 １０７ｂを被着する際、電子線レジスト１２の有
する空孔１３が、前述のように底部に行くに従って広く
形成されているために、アルミニウム層は電子線レジス
ト層１２の上面部分に被着された部分１０７ａと、Ｇ
ａ Ａ ｓ活性層３のリセス６の表面上に被着された部
分１０７ｈ即ちゲート電極７部分とに容易に機械的に分
離されて被着される。
７′このようにして形成されたゲート電極７の幅即ちゲ
ート長Ｗｃはレジスト空孔１３の開口幅Ｗａとほぼ一致
する。
ート長Ｗｃはレジスト空孔１３の開口幅Ｗａとほぼ一致
する。
そして前述したように、リセス６の底面幅Ｗｄがレジス
ト空孔１３の底部幅ｗｂに整合する開口幅Ｗｃより狭く
形成されるために、リセス６底面のソース電極４側の端
部がレジスト空孔１３の底部１３ｂのソース側端部より
ドレイン電極５側に後退して形成されるので、露光の性
質でレジスト空孔１３の底部１３ｂのソース電極４側端
部が該レジスト空孔１３の開口部１３ａのソース電極４
側端部よりソース電極４側に拡がって形成されても、リ
セス６底面のソース電極４例の端部とレジスト空孔開口
部１３ａのソース電極４側端部とは矢印Ｖで示すように
ほぼ等しい位置になる。
ト空孔１３の底部幅ｗｂに整合する開口幅Ｗｃより狭く
形成されるために、リセス６底面のソース電極４側の端
部がレジスト空孔１３の底部１３ｂのソース側端部より
ドレイン電極５側に後退して形成されるので、露光の性
質でレジスト空孔１３の底部１３ｂのソース電極４側端
部が該レジスト空孔１３の開口部１３ａのソース電極４
側端部よりソース電極４側に拡がって形成されても、リ
セス６底面のソース電極４例の端部とレジスト空孔開口
部１３ａのソース電極４側端部とは矢印Ｖで示すように
ほぼ等しい位置になる。
従ってゲート電極７は、リセス６底面のソース電極４側
端部に接するか或いは極度に接近して形成される。
端部に接するか或いは極度に接近して形成される。
第１図（ｇｌ参照
次いで電子線レジスト層１２を所定の薬品で溶解除去す
ると同時に該レジスト層１２上のアルミニウム層１０７
ｂをリフトオフする。
ると同時に該レジスト層１２上のアルミニウム層１０７
ｂをリフトオフする。
そして以後図示しないが、カバー絶縁膜の形成等がなさ
れて高性能ＧａＡｓＦＥＴが完成する。
れて高性能ＧａＡｓＦＥＴが完成する。
上記実施例から明らかなように本発明の方法においては
、矢印Ｖで示すようにリセス６底面のソース電極４側端
部に接するか或いは極度に接近してゲート電極７が形成
できるので、ソース電極−ゲート電極間の直列抵抗Ｒｓ
が大幅に減少して伝達コンダクタンスｇ ｒｎが向−］
こし、目つドレイン電極５側のリセス幅ＷＲを所要幅に
拡げることによりドレイン耐圧Ｖ。を向−にさセること
が出来る。
、矢印Ｖで示すようにリセス６底面のソース電極４側端
部に接するか或いは極度に接近してゲート電極７が形成
できるので、ソース電極−ゲート電極間の直列抵抗Ｒｓ
が大幅に減少して伝達コンダクタンスｇ ｒｎが向−］
こし、目つドレイン電極５側のリセス幅ＷＲを所要幅に
拡げることによりドレイン耐圧Ｖ。を向−にさセること
が出来る。
なお本発明は実施例に示したＧ ａ Ａ ｓ Ｆ Ｅ
Ｔに限らず、他のＩＩＩ−Ｖ族化合物半導体による電界
効果型半導体装置にも勿論適用される。
Ｔに限らず、他のＩＩＩ−Ｖ族化合物半導体による電界
効果型半導体装置にも勿論適用される。
以上説明のように本発明によれば、高いドレイン耐圧を
有し、目、つ高い伝達コンダクタンスｇｍを有する高周
波特性の優れた高効率、高出力の■−■族化合物電界効
果型半導体装置が形成されるので、超高周波による電子
通信の性能を向トせしめる効果を生ずる。
有し、目、つ高い伝達コンダクタンスｇｍを有する高周
波特性の優れた高効率、高出力の■−■族化合物電界効
果型半導体装置が形成されるので、超高周波による電子
通信の性能を向トせしめる効果を生ずる。
第１図（ａｌ〜（ｇｌは本発明の一実施例を示す工程断
面図、 第２図はりセス構造を有するＧａＡｓＦＥＴの一例を示
す模式平面図、 第３図は同リセス構造における一従来例のＡ−Ａ矢視断
面図である。 図において、 ｌは半絶縁性Ｇ ａ Ａ ｓ基板、 ２はノンドープＧａＡｓバッファ層、 ３ばｎ型ＧａＡｓ活性層、 ４はソース電極、 ５はドレイン電極、 ６はリセス、 ７はゲート電極、 １１はスペーサ用ＳｉＯ□層、 １２はポジ型電子線レジスト層、 １３はレジスト空孔、 １３ａはレジスト空孔の開口部、 １３ｂはレジスト空孔の底部、 ７ｇ、 １０７ａ、 １０７ｂはアルミニウム層、Ｗａ
はレジスト空孔の開口幅、 ｗｂはレジスト空孔の底部幅、 Ｗｃはリセスの開１］部幅、 Ｗｄはリセスの底面幅、 Ｗ、はゲート電極の幅（ゲート長） を示す。
面図、 第２図はりセス構造を有するＧａＡｓＦＥＴの一例を示
す模式平面図、 第３図は同リセス構造における一従来例のＡ−Ａ矢視断
面図である。 図において、 ｌは半絶縁性Ｇ ａ Ａ ｓ基板、 ２はノンドープＧａＡｓバッファ層、 ３ばｎ型ＧａＡｓ活性層、 ４はソース電極、 ５はドレイン電極、 ６はリセス、 ７はゲート電極、 １１はスペーサ用ＳｉＯ□層、 １２はポジ型電子線レジスト層、 １３はレジスト空孔、 １３ａはレジスト空孔の開口部、 １３ｂはレジスト空孔の底部、 ７ｇ、 １０７ａ、 １０７ｂはアルミニウム層、Ｗａ
はレジスト空孔の開口幅、 ｗｂはレジスト空孔の底部幅、 Ｗｃはリセスの開１］部幅、 Ｗｄはリセスの底面幅、 Ｗ、はゲート電極の幅（ゲート長） を示す。
Claims (1)
- 【特許請求の範囲】 基板上に半導体活性層（３）を形成する工程と、該半導
体活性層（３）上にポジ型レジスト層（１２）を被着す
る工程と、 該レジスト層（１２）にゲート電極パターンに従う電子
ビームによる主露光（ＥＢ１）を行う工程と、該主露光
（ＥＢ１）の後又は前に該主露光位置と異なる場所に補
助露光（ＥＢ２）を行う工程と、該露光を行ったレジス
ト層（１２）を現像し、開口部幅（Ｗａ）より底部幅（
Ｗｂ）が広く且つ断面が非対称形状のレジスト空孔（１
３）を形成する工程と、該レジスト空孔（１３）を介し
、活性層（３）面に対して垂直方向に優勢な異方性を有
するウェットエッチング手段により該活性層（３）を選
択的にエッチングして該活性層（３）に該レジスト空孔
（１３）の底部幅（Ｗｂ）に対し底面幅（Ｗｄ）が小さ
いリセス（６）を形成する工程と、 該レジスト空孔（１３）を介し、該リセス（６）上に該
レジスト空孔（１３）の開口部幅（Ｗａ）に整合する幅
（Ｗ＿Ｇ）のゲート電極を被着する工程とを有すること
を特徴とする電界効果型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197330A JPS6257257A (ja) | 1985-09-06 | 1985-09-06 | 電界効果型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60197330A JPS6257257A (ja) | 1985-09-06 | 1985-09-06 | 電界効果型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6257257A true JPS6257257A (ja) | 1987-03-12 |
Family
ID=16372668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60197330A Pending JPS6257257A (ja) | 1985-09-06 | 1985-09-06 | 電界効果型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6257257A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1125125C (zh) * | 1998-09-08 | 2003-10-22 | 中国科学院化学研究所 | 聚丙烯/蒙脱土插层复合材料及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952881A (ja) * | 1982-09-21 | 1984-03-27 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS6064477A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | 電界効果半導体装置の製造方法 |
-
1985
- 1985-09-06 JP JP60197330A patent/JPS6257257A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5952881A (ja) * | 1982-09-21 | 1984-03-27 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| JPS6064477A (ja) * | 1983-09-19 | 1985-04-13 | Fujitsu Ltd | 電界効果半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1125125C (zh) * | 1998-09-08 | 2003-10-22 | 中国科学院化学研究所 | 聚丙烯/蒙脱土插层复合材料及其制备方法 |
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