JPH01177660A - 情報処理装置 - Google Patents

情報処理装置

Info

Publication number
JPH01177660A
JPH01177660A JP231888A JP231888A JPH01177660A JP H01177660 A JPH01177660 A JP H01177660A JP 231888 A JP231888 A JP 231888A JP 231888 A JP231888 A JP 231888A JP H01177660 A JPH01177660 A JP H01177660A
Authority
JP
Japan
Prior art keywords
processor
processing
cpu
control information
control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP231888A
Other languages
English (en)
Other versions
JP2504796B2 (ja
Inventor
Kiyoshi Morishima
森島 潔
Seiji Baba
馬場 清司
Nobuyoshi Yamakawa
展良 山川
Masayuki Fujii
雅之 藤井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63002318A priority Critical patent/JP2504796B2/ja
Publication of JPH01177660A publication Critical patent/JPH01177660A/ja
Application granted granted Critical
Publication of JP2504796B2 publication Critical patent/JP2504796B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、I/O処理を実行するI/Oプロセッザを有
する情報処理装置のI/O制御方式に関する。
〔従来の技術〕
従来、この種の情報処理装置においては、すべてのI/
Oデバイスの制御をI/Oプロセッサを用いて行う方式
となっていた。
〔発明が解決しようとする問題点〕
上述した従来の情報処理装置は、全1/Oデバイスの制
御をI/Oプロセッザを用いて制御するため、I/Oプ
ロセッサなしの情報処理装置にI/Oプロセッサを付加
する場合に、最初からすべてのI/Oデバイスの制御用
ファームウェア、ソフトウェアをI/Oプロセッサに用
意しないと、システムが動作しないという欠点がある。
〔問題点を解決するための手段〕
本発明の情報処理装置は、各1/Oデバイスを制御する
ために、各I/Oデバイスごとにメモリ上に、当該I/
OデバイスのI/O処理をI/Oプロセッサを用いて実
行するか、あるいは、I/Oプロセッサを用いずCPU
で実行するかを示す制御情報を含むI/Oデバイス制御
情報領域が設けられ、CPUは、I/O命令の実行開始
時、I/O命令によって指定されたI/Oデバイスに対
応するI/Oデバイス制御情報領域を参照し、制御情報
にしたがってI/O処理を自身で実行するか、あるいは
I/O処理をT/Oプロセツサに引継ぐかを決定するこ
とを特徴とする。
〔作用〕
したがって、T/Oプロセツサなしの情報処理装置にT
/Oプロセツサを付加する場合に、すべてのI/Oデバ
イスをT/Oプロセツサで制御することなしに、デバイ
スごとにT/Oプロセツサで制御するか、従来のままC
PLJで制御するかを選択し、順次I/Oプロセツ勺制
御に移行できる〔実施例〕 次に、本発明の実施例について図面を参照して説明する
第1図は本発明の情報処理装置の一実施例のブロック図
である。
本実施例は、CPU1、T/Oプロセツサ2、主記憶3
、I/Oデバイス4,5,6、CPU1とT/Oプロセ
ツサ2との情報転送ライン7で構成されている。
第2図は第1図に示す実施例で使用される主記憶3上の
I/Oデバイス制御情報領域の概略図である。主記憶3
には、それぞれI/Oデバイス4、I/Oデバイス5、
I/Oデバイス6に対する制御情報領域8,9./Oが
設けられ、さらに制御情報領域8.9./O内には“0
″であれば、対応するI/Oデバイスに対する処理をC
PU1が実行し、111 I+であれば対応するI/O
デバイスに対する処理をI/Oプロセッv2が実行する
ことを示すフラグ11.12.13が設けられている。
第3図は、CPU1において、実行が開始されるI/O
処理、およびI/Oデバイスを指定するI/O命令のフ
ォーマットである。ビット8〜15で、どのI/Oデバ
イスの処理であるが、すなわちI/OデバイスN0を指
定する。
次に、本実施例の動作を説明する。
CPU1が第3図のフォーマットに示されるI/O命令
の実行を開始すると、CPU1は、I/O命令のビット
8〜15によって指定されたI/Oデバイス船に対応す
るI/Oデバイス制御情報領域を参照する。たとえば、
I/O命令のビット8〜15が111 I+であれば、
I/Oデバイス制御情報領域8を参照する。次に、CP
U1は、I/Oデバイス制御情報領域8内のフラグ11
を調べる。もし、フラグ11がO″であれば、CPLl
lは、自身でI/Oデバイス4の制御を行い、I/O処
理を実行する。もしフラグ11が“1″であれば、CP
U1は、情報転送ライン7により、T/Oプロセツサ2
にI/O処理を引継ぐ。T/Oプロセツサ2は、r/O
デバイス4の制御を行ない、I/O処理を実行する。
〔発明の効果〕
以上説明したように本発明は、各1/Oデバイスごとに
、CPUが制御を行うか、あるいは、T/Oプロセツサ
により制御を行うかを決定する方”’?  5 − 式をとることにより、T/Oプロセツサなしの情報処理
装置にT/Oプロセツサを付加する場合に、すべての1
/OデバイスをT/Oプロセツサで制御することなしに
、デバイスごとにT/Oプロセツサで制御するか、従来
のままCPLJで制御するかを選択し、順次I/Oブロ
セッザ制御に移行できるという効果がある。
【図面の簡単な説明】
第1図は本発明の情報処理装置の一実施例のブロック図
、第2図は第1図に示される実施例で使用するI/Oデ
バイス制御情報領域の概略図、第3図はI/O命令の命
令フォーマットを示づ図である。 1・・・cpu。 2・・・T/Oプロセツサ、 3・・・主記憶、 4.5.6・・・I/Oデバイス、 7・・・情報転送ライン、 8.9./O・・・I/Oデバイス制御情報領域、11
.12.13・・・フラグ。 −〇 − 第1図 第3図

Claims (1)

  1. 【特許請求の範囲】 1、I/O処理を実行するI/Oプロセッサを有する情
    報処理装置において、 各I/Oデバイスを制御するために、各I/Oデバイス
    ごとにメモリ上に、当該I/OデバイスのI/O処理を
    、I/Oプロセッサを用いて実行するか、あるいは、I
    /Oプロセッサを用いずCPUで実行するかを示す制御
    情報を含むI/Oデバイス制御情報領域が設けられ、C
    PUは、I/O命令の実行開始時、I/O命令によって
    指定されたI/Oデバイスに対応するI/Oデバイス制
    御情報領域を参照し、制御情報にしたがってI/O処理
    を自身で実行するか、あるいはI/O処理をI/Oプロ
    セッサに引継ぐかを決定することを特徴とする情報処理
    装置。
JP63002318A 1988-01-07 1988-01-07 情報処理装置 Expired - Fee Related JP2504796B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63002318A JP2504796B2 (ja) 1988-01-07 1988-01-07 情報処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63002318A JP2504796B2 (ja) 1988-01-07 1988-01-07 情報処理装置

Publications (2)

Publication Number Publication Date
JPH01177660A true JPH01177660A (ja) 1989-07-13
JP2504796B2 JP2504796B2 (ja) 1996-06-05

Family

ID=11525979

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63002318A Expired - Fee Related JP2504796B2 (ja) 1988-01-07 1988-01-07 情報処理装置

Country Status (1)

Country Link
JP (1) JP2504796B2 (ja)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60117359A (ja) * 1983-11-30 1985-06-24 Toshiba Corp 情報処理システム

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60117359A (ja) * 1983-11-30 1985-06-24 Toshiba Corp 情報処理システム

Also Published As

Publication number Publication date
JP2504796B2 (ja) 1996-06-05

Similar Documents

Publication Publication Date Title
JPH01177660A (ja) 情報処理装置
JPH07175665A (ja) 入出力割込制御回路
JPS6146552A (ja) 情報処理装置
JPH0145657B2 (ja)
JP2785855B2 (ja) 情報処理装置
JPS61166631A (ja) マイクロプログラム制御処理方法
JPH04273356A (ja) 入出力制御装置
JPS61193255A (ja) 高速中央処理装置の動作方法
JPS6158019A (ja) 電源維持装置
JPS61221835A (ja) 記憶装置制御方式
JPS625466A (ja) 補助プロセツサ制御方式
JPS63132362A (ja) コマンド動作制御方式
JP2003186666A (ja) マイクロコンピュータおよびdma制御回路
JPH03269752A (ja) 情報処理システム及びそれに使用される入出力制御装置
JPH0417454B2 (ja)
JPH05274248A (ja) 直接メモリアクセス装置
JPS63305449A (ja) マイクロプロセツサシステム
JPH02228752A (ja) 計算機の入出力制御方式
JPS6039265A (ja) デ−タ転送方式
JPS61213949A (ja) センス情報処理方式
JPH05120203A (ja) Dma制御方式
JPH0675789A (ja) 情報処理装置
JPH0418655A (ja) データ処理装置
JPS5887612A (ja) 入出力制御診断装置
JPS62119657A (ja) Dmaチエイン制御方式

Legal Events

Date Code Title Description
LAPS Cancellation because of no payment of annual fees