JPH01179418A - マスク - Google Patents
マスクInfo
- Publication number
- JPH01179418A JPH01179418A JP63001446A JP144688A JPH01179418A JP H01179418 A JPH01179418 A JP H01179418A JP 63001446 A JP63001446 A JP 63001446A JP 144688 A JP144688 A JP 144688A JP H01179418 A JPH01179418 A JP H01179418A
- Authority
- JP
- Japan
- Prior art keywords
- mask
- etching
- pattern
- photoresist
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Weting (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は微小エツチングパターン形成或いは微小領域へ
のイオン注入の際用いられるマスクに関するものである
〇 〈従来技術及びその問題点〉 一般に、半導体基板上での微小なエツチングパターン形
成時或いは微小領域へのイオン注入時に（ハ、半導体基
板上にホトレジストｉ塗布し、該ホトレジストをホトリ
ソグラフィ技術を用いて所望形状にパターニングしてホ
トレジストパターンを形成し、このホトレジストパター
ンをマスクトシて所望領域のエツチング除去、或いはイ
オン注入を行なっている。
のイオン注入の際用いられるマスクに関するものである
〇 〈従来技術及びその問題点〉 一般に、半導体基板上での微小なエツチングパターン形
成時或いは微小領域へのイオン注入時に（ハ、半導体基
板上にホトレジストｉ塗布し、該ホトレジストをホトリ
ソグラフィ技術を用いて所望形状にパターニングしてホ
トレジストパターンを形成し、このホトレジストパター
ンをマスクトシて所望領域のエツチング除去、或いはイ
オン注入を行なっている。
上記従来技術において、エツチングパターン或いはイオ
ン注入領域の微細化はホ） ＩＪソグラフィの解像限界
に工っで決定されており、その限界幅は０７〜０８μｍ
であるため、半導体装置のより一層の微細化、縮小化に
対応できないという問題がある０ く問題点を解決するための手段〉 本発明は上述する問題点を解決するためになされたもの
で、半導体基板上に形成され、マスクをなす微細パター
ンの対向するパターン壁が異なるマスク材で構成されて
なるマスクを提供するものである。
ン注入領域の微細化はホ） ＩＪソグラフィの解像限界
に工っで決定されており、その限界幅は０７〜０８μｍ
であるため、半導体装置のより一層の微細化、縮小化に
対応できないという問題がある０ く問題点を解決するための手段〉 本発明は上述する問題点を解決するためになされたもの
で、半導体基板上に形成され、マスクをなす微細パター
ンの対向するパターン壁が異なるマスク材で構成されて
なるマスクを提供するものである。
〈作用〉
上述の如くマスクをなす微細パターンの対回す縄なパタ
ーンを有するマスクを形成することが可能となる。
ーンを有するマスクを形成することが可能となる。
〈実施例〉
以下、図面を用いて本発明の実施例を詳述するが、本発
明はこれに限定されるものではない。
明はこれに限定されるものではない。
第１図（ａ）〜（ｆ）は本発明の５１ｇ１の実施例を説
明するための要部断面図である。第１図（ａ）の如く半
導体素子が形成された半導体基板ｌ上全面には層間絶縁
膜２が形成されている。前記層間絶縁膜２上に第１図（
ｂ）の如く層間絶縁膜２工ツチング時にエツチング阻止
能を有するポリシリコン等のエツチング阻止膜３を形成
し、続いて第１図（ｃ）の如く該エツチング阻止膜３を
ホトリソグラフィ技術を用いてパターニングしてエツチ
ング用マスクの片端を決定する。次いで、エツチング阻
止膜３パターンを含む半導体基板１上にホトレジスト４
を塗布し、ホトリソグラフィ技術を用いてパターニング
してａｆｆ１図（ｄ）の如くエツチングマスクの他端を
決定する。こうして形成されたエツチング阻止膜３パタ
ーン及びホトレジスト４をエツチングマスクとして層間
絶縁膜２のエツチングを実施し、第１図（ｅ）の如くコ
ンタクトホール５を形成する。最後にホトレジスト４を
除去して第１図（ｆ）の如く、コンタクトホール５を形
成するためのエツチングが完了する。残留したエツチン
グ阻止膜３こは層間絶縁膜として利用することが可能で
ある。
明するための要部断面図である。第１図（ａ）の如く半
導体素子が形成された半導体基板ｌ上全面には層間絶縁
膜２が形成されている。前記層間絶縁膜２上に第１図（
ｂ）の如く層間絶縁膜２工ツチング時にエツチング阻止
能を有するポリシリコン等のエツチング阻止膜３を形成
し、続いて第１図（ｃ）の如く該エツチング阻止膜３を
ホトリソグラフィ技術を用いてパターニングしてエツチ
ング用マスクの片端を決定する。次いで、エツチング阻
止膜３パターンを含む半導体基板１上にホトレジスト４
を塗布し、ホトリソグラフィ技術を用いてパターニング
してａｆｆ１図（ｄ）の如くエツチングマスクの他端を
決定する。こうして形成されたエツチング阻止膜３パタ
ーン及びホトレジスト４をエツチングマスクとして層間
絶縁膜２のエツチングを実施し、第１図（ｅ）の如くコ
ンタクトホール５を形成する。最後にホトレジスト４を
除去して第１図（ｆ）の如く、コンタクトホール５を形
成するためのエツチングが完了する。残留したエツチン
グ阻止膜３こは層間絶縁膜として利用することが可能で
ある。
この工うにエツチングマスクを異なるマスク材で構成さ
せることに工り、ホトリソグラフィ技術の解像限界以下
の微小な領域のエツチングが可能となる。
せることに工り、ホトリソグラフィ技術の解像限界以下
の微小な領域のエツチングが可能となる。
第２図（ａ）・（ｂ）は本発明の第２の実施例を示す図
である。半導体基板ｌ上にイオン注入阻止膜６として選
択酸化膜を形成する、或いはＣＶＤＳｉＯ２゜ＳｉＮ又
はポリシリコン膜を堆積した後、ホトリソグラフィ技術
を用いて前記イオン注入阻止膜６をＬ字型にパターニン
グ−してイオン注入領域８の第半導体基板１鞠ホトレジ
スト７を塗布し、ホトリングラフィ技術を用いてホトレ
ジスト７をＬ字型にパターニングしてイオン注入領域８
の第２図（ａ）における右端及び下端を決定する。上述
の如くパターニングされたイオン注入阻止膜６及びホト
レジスト７をマスクにしてイオン注入を行なうと、半導
体基板ｌに微小な矩形状のイオン注入領域８が形成でき
る。
である。半導体基板ｌ上にイオン注入阻止膜６として選
択酸化膜を形成する、或いはＣＶＤＳｉＯ２゜ＳｉＮ又
はポリシリコン膜を堆積した後、ホトリソグラフィ技術
を用いて前記イオン注入阻止膜６をＬ字型にパターニン
グ−してイオン注入領域８の第半導体基板１鞠ホトレジ
スト７を塗布し、ホトリングラフィ技術を用いてホトレ
ジスト７をＬ字型にパターニングしてイオン注入領域８
の第２図（ａ）における右端及び下端を決定する。上述
の如くパターニングされたイオン注入阻止膜６及びホト
レジスト７をマスクにしてイオン注入を行なうと、半導
体基板ｌに微小な矩形状のイオン注入領域８が形成でき
る。
上記第２の実施例では矩形状の微小パターンを石するマ
スクについて説明したが本発明はこれに限定されるもの
ではなく、第３図（ａ）・（ｂ）の二うにストライプ状
領域が露出するようマスクを形成してもよい。
スクについて説明したが本発明はこれに限定されるもの
ではなく、第３図（ａ）・（ｂ）の二うにストライプ状
領域が露出するようマスクを形成してもよい。
このようにイオン注入マスクを異なるマスク材でＷ１５
３ｉ、させることにエフ、ホトリソグラフィ技術の解像
限界以下の微小な領域へのイオン注入が可能となる。
３ｉ、させることにエフ、ホトリソグラフィ技術の解像
限界以下の微小な領域へのイオン注入が可能となる。
〈発明の効果〉
本発明にニジ、従来、ｃ！ｌｌも微細なパターンを有す
るマスクの形成が可能となるため、半導体装置の、ｃｖ
−ｍの微細化、縮小化が可能になる０
るマスクの形成が可能となるため、半導体装置の、ｃｖ
−ｍの微細化、縮小化が可能になる０
第１図（ａ）〜（ｆ）は本発明の第１の実施例を説明す
るための要部断面図、第２図（ａ）は本発明の第２の実
施例を示す上面図、第２図（ｂ）は第２図（ａ）のＡＡ
′断面図、第３図（ａ）ｆ１本発明の他の実施例を示す
上面図、第３図（ｂ）は第３図（ａ）のＢ「断面図であ
る。 １・・・半導体基板 ２・・・層間絶縁膜 ３・・・エ
ツチング阻止膜 ４，７・・・ホトレジスト ５・・・
コンタクトホール ６・・・イオン注入阻止膜 ８・・
・イオン注入領域 代理人 弁理士 杉 山 毅 至 （他１名）ｔσノ
（ｂ）
＠２図
るための要部断面図、第２図（ａ）は本発明の第２の実
施例を示す上面図、第２図（ｂ）は第２図（ａ）のＡＡ
′断面図、第３図（ａ）ｆ１本発明の他の実施例を示す
上面図、第３図（ｂ）は第３図（ａ）のＢ「断面図であ
る。 １・・・半導体基板 ２・・・層間絶縁膜 ３・・・エ
ツチング阻止膜 ４，７・・・ホトレジスト ５・・・
コンタクトホール ６・・・イオン注入阻止膜 ８・・
・イオン注入領域 代理人 弁理士 杉 山 毅 至 （他１名）ｔσノ
（ｂ）
＠２図
Claims (1)
- １、半導体基板上に形成され、マスクをなす微細パター
ンの対向するパターン壁は、異なるマスク材で構成され
てなることを特徴とするマスク。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001446A JPH01179418A (ja) | 1988-01-07 | 1988-01-07 | マスク |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001446A JPH01179418A (ja) | 1988-01-07 | 1988-01-07 | マスク |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01179418A true JPH01179418A (ja) | 1989-07-17 |
Family
ID=11501667
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001446A Pending JPH01179418A (ja) | 1988-01-07 | 1988-01-07 | マスク |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01179418A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053403A (ja) * | 1999-04-16 | 2007-03-01 | Lucent Technol Inc | リソグラフ方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5656632A (en) * | 1979-10-15 | 1981-05-18 | Fujitsu Ltd | Manufacture of semiconductor element |
| JPS58175830A (ja) * | 1982-04-08 | 1983-10-15 | Matsushita Electric Ind Co Ltd | パタ−ン形成方法 |
| JPS61102738A (ja) * | 1984-10-26 | 1986-05-21 | Fujitsu Ltd | レジスト膜パタ−ンの形成方法 |
| JPS62102531A (ja) * | 1985-10-29 | 1987-05-13 | Sony Corp | エツチング方法 |
-
1988
- 1988-01-07 JP JP63001446A patent/JPH01179418A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5656632A (en) * | 1979-10-15 | 1981-05-18 | Fujitsu Ltd | Manufacture of semiconductor element |
| JPS58175830A (ja) * | 1982-04-08 | 1983-10-15 | Matsushita Electric Ind Co Ltd | パタ−ン形成方法 |
| JPS61102738A (ja) * | 1984-10-26 | 1986-05-21 | Fujitsu Ltd | レジスト膜パタ−ンの形成方法 |
| JPS62102531A (ja) * | 1985-10-29 | 1987-05-13 | Sony Corp | エツチング方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053403A (ja) * | 1999-04-16 | 2007-03-01 | Lucent Technol Inc | リソグラフ方法 |
| JP2011199321A (ja) * | 1999-04-16 | 2011-10-06 | Alcatel-Lucent Usa Inc | リソグラフ方法 |
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