JPH01181227A - 排他的論理和回路 - Google Patents
排他的論理和回路Info
- Publication number
- JPH01181227A JPH01181227A JP538288A JP538288A JPH01181227A JP H01181227 A JPH01181227 A JP H01181227A JP 538288 A JP538288 A JP 538288A JP 538288 A JP538288 A JP 538288A JP H01181227 A JPH01181227 A JP H01181227A
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- Japan
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- signal
- circuit
- exclusive
- transistor
- drain
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（Ｉｔ要〕
２つの入力信号の排他的論理和演算を行なう排他的論理
和回路を提供することを目的とし、トランジスタ数が減
少し、集積回路の集積度が向上することを目的とし、 ソース（又はドレイン）に第１の信号を供給され、ゲー
トに第２の信号を供給される第１のＰチャンネルＭＯＳ
トランジスタと、ソース（又はドレイン）に該第２の信
号を供給され、ゲートに該第１の信号を供給され、ドレ
イン（又はソース）を該第１のＰチャンネルＭＯＳトラ
ンジスタのドレイン（又はソース）と共通接続された第
２のＰチャンネルＭＯＳトランジスタと、ゲートに該第
１（又は第２）の信号を供給され、ドレインが該第１及
び第２のＰチャンネルＭＯＳトランジスタのドレイン（
又はソース）の共通接続点に接続された第１のＮチャン
ネルＭＯＳトランジスタとゲートに該第２（又は第１）
の信号を供給され、ドレインが該第１のＮチャンネルＭ
ＯＳトランジスタのソースに接続され、ソースが電源に
接続された第２のＮチャンネルＭＯＳトランジスタとを
有し、該第１及び第２のＰチャンネルトランジスタのド
レイン（又はソース）の共通接続点より該第１及び第２
の信号の排他的論理和出力を得るよう構成する。
和回路を提供することを目的とし、トランジスタ数が減
少し、集積回路の集積度が向上することを目的とし、 ソース（又はドレイン）に第１の信号を供給され、ゲー
トに第２の信号を供給される第１のＰチャンネルＭＯＳ
トランジスタと、ソース（又はドレイン）に該第２の信
号を供給され、ゲートに該第１の信号を供給され、ドレ
イン（又はソース）を該第１のＰチャンネルＭＯＳトラ
ンジスタのドレイン（又はソース）と共通接続された第
２のＰチャンネルＭＯＳトランジスタと、ゲートに該第
１（又は第２）の信号を供給され、ドレインが該第１及
び第２のＰチャンネルＭＯＳトランジスタのドレイン（
又はソース）の共通接続点に接続された第１のＮチャン
ネルＭＯＳトランジスタとゲートに該第２（又は第１）
の信号を供給され、ドレインが該第１のＮチャンネルＭ
ＯＳトランジスタのソースに接続され、ソースが電源に
接続された第２のＮチャンネルＭＯＳトランジスタとを
有し、該第１及び第２のＰチャンネルトランジスタのド
レイン（又はソース）の共通接続点より該第１及び第２
の信号の排他的論理和出力を得るよう構成する。
本発明は排他的論理和回路に関し、２つの入力信号の排
他的論理和回路を行なう排他的論理和回路を提供するこ
とを目的とする。
他的論理和回路を行なう排他的論理和回路を提供するこ
とを目的とする。
集積回路の各種論理回路はアンド回路、ナンド回路、オ
ア回路、ノア回路、イクスクルーシプオア（排他的論理
和）回路等の基本的回路より構成されている。
ア回路、ノア回路、イクスクルーシプオア（排他的論理
和）回路等の基本的回路より構成されている。
従って、集積回路の集積度を高めるためには各基本的回
路のトランジスタ数を減少させることが要望されている
。
路のトランジスタ数を減少させることが要望されている
。
従来の排他的論理和回路は第５図（Ａ）の如くノア回路
１０．１１とアンド回路１２とより構成されており、信
号Ａ、Ｂから信号Ｘ（＝Ａ−Ｂ＋Ａ−８）を生成する。
１０．１１とアンド回路１２とより構成されており、信
号Ａ、Ｂから信号Ｘ（＝Ａ−Ｂ＋Ａ−８）を生成する。
この回路は同図（Ｂ）に示ずトランジスタ回路構成で、
ＰチャンネルＭＯＳトランジスタＰ１〜Ｐ５とＮチャン
ネルＭＯＳトランジスタＮ１〜Ｎｓとからなる。
ＰチャンネルＭＯＳトランジスタＰ１〜Ｐ５とＮチャン
ネルＭＯＳトランジスタＮ１〜Ｎｓとからなる。
上記従来の排他的論理和回路は、全体で１０個のＭＯＳ
トランジスタＰ１〜Ｐｓ、Ｎ１〜Ｎ５を必要とし、トラ
ンジスタ数が多く、従って集積回路の集積度が低いとい
う問題点があった。
トランジスタＰ１〜Ｐｓ、Ｎ１〜Ｎ５を必要とし、トラ
ンジスタ数が多く、従って集積回路の集積度が低いとい
う問題点があった。
本発明は上記の点に鑑みてなされたもので、トランジス
タ数が減少し、集積回路の集積度が向上する排他的論理
和回路を提供することを目的とする。
タ数が減少し、集積回路の集積度が向上する排他的論理
和回路を提供することを目的とする。
本発明の排他的論理和回路は、
ソース（又はドレイン）に第１の信号を供給され、ゲー
トに第２の信号を供給される第１のＰチャンネルＭＯＳ
トランジスタ（Ｐ＋＋＋）と、ソース（又はドレイン）
に第２の信号を供給され、ゲートに第１の信号を供給さ
れ、ドレイン（又はソース）を第１のＰチャンネルＭＯ
Ｓトランジスタ（Ｐｒｏ）のドレイン（又はソース）と
共通接続された第２のＰチャンネルＭＯＳトランジスタ
（Ｐｎ）と、 ゲートに第１（又は第２）の信号を供給され、ドレイン
が第１及び第２のＰチャンネルＭＯＳトランジスタ（Ｐ
ｒｏ 、 Ｐｕ ）のドレイン（又はソース）の共通接
続点に接続された第１のＮチャンネル ＭＯＳトランジ
スタ（Ｎ１０）と、ゲートに第２（又は第１）の信号を
供給され、ドレインが第１のＮチャンネルＭＯＳトラン
ジスタ（Ｎ１０＞のソースに接続され、ソースが電源に
接続された第２のＮチャンネルＭＯＳトランジスタ（Ｎ
ｏ）とを有する。
トに第２の信号を供給される第１のＰチャンネルＭＯＳ
トランジスタ（Ｐ＋＋＋）と、ソース（又はドレイン）
に第２の信号を供給され、ゲートに第１の信号を供給さ
れ、ドレイン（又はソース）を第１のＰチャンネルＭＯ
Ｓトランジスタ（Ｐｒｏ）のドレイン（又はソース）と
共通接続された第２のＰチャンネルＭＯＳトランジスタ
（Ｐｎ）と、 ゲートに第１（又は第２）の信号を供給され、ドレイン
が第１及び第２のＰチャンネルＭＯＳトランジスタ（Ｐ
ｒｏ 、 Ｐｕ ）のドレイン（又はソース）の共通接
続点に接続された第１のＮチャンネル ＭＯＳトランジ
スタ（Ｎ１０）と、ゲートに第２（又は第１）の信号を
供給され、ドレインが第１のＮチャンネルＭＯＳトラン
ジスタ（Ｎ１０＞のソースに接続され、ソースが電源に
接続された第２のＮチャンネルＭＯＳトランジスタ（Ｎ
ｏ）とを有する。
（作用）
本発明においては、第１のＰチャンネルＭＯＳトランジ
スタ（Ｐ１０）で第２の信号の否定と第１の信号との論
理積をとり、第２のＰチャンネルＭＯＳトランジスタ（
Ｐｕ）で第１の信号の否定と第２の信号との論理積をと
り、上記２つの論理積ソイ１アート・オアによって排他
的論理和を得る。
スタ（Ｐ１０）で第２の信号の否定と第１の信号との論
理積をとり、第２のＰチャンネルＭＯＳトランジスタ（
Ｐｕ）で第１の信号の否定と第２の信号との論理積をと
り、上記２つの論理積ソイ１アート・オアによって排他
的論理和を得る。
更に第１．第２のＮチャンネルＭＯＳトランジスタ（Ｎ
＋６．Ｎ１１）で第１．第２の信号が共にＨレベルの際
の出力が不定となることを防止しており、最少で４個の
ＭＯＳトランジスタで排他的論理和演算を実現している
。
＋６．Ｎ１１）で第１．第２の信号が共にＨレベルの際
の出力が不定となることを防止しており、最少で４個の
ＭＯＳトランジスタで排他的論理和演算を実現している
。
第１図は本発明回路の一実施例のトランジスタ回路図を
示す。
示す。
第１図において、端子２０ａ、２０ｂ夫々には信号Ａが
入来し、端子２１ａ、２１ｂ夫々には信号Ｂが入来する
。端子２０ａはＰチャンネル８０８トランジスタＰ １
０のソース（又はドレイン）及びＰチャンネルＭＯＳト
ランジスタＰｕのゲートに接続され、端子２０ｂはＭＯ
ＳトランジスタＰｎのソース（又はドレイン）及びＭＯ
ＳトランジスタＰ＋ｏのゲートに接続されている。
入来し、端子２１ａ、２１ｂ夫々には信号Ｂが入来する
。端子２０ａはＰチャンネル８０８トランジスタＰ １
０のソース（又はドレイン）及びＰチャンネルＭＯＳト
ランジスタＰｕのゲートに接続され、端子２０ｂはＭＯ
ＳトランジスタＰｎのソース（又はドレイン）及びＭＯ
ＳトランジスタＰ＋ｏのゲートに接続されている。
ＭＯＳトランジスタＰＩ６．ｐＨ夫々のドレイン（又は
ソース）は点工で共通接続されてＮチャンネルＭＯＳト
ランジスタＮ１０のドレインに接続されている。ＭＯＳ
トランジスタＮ＋ｏのゲートは端子２０ｂに接続され、
ソースはＮチャンネルＨＯＳトランジスタＮｏのドレイ
ンに接続されている。
ソース）は点工で共通接続されてＮチャンネルＭＯＳト
ランジスタＮ１０のドレインに接続されている。ＭＯＳ
トランジスタＮ＋ｏのゲートは端子２０ｂに接続され、
ソースはＮチャンネルＨＯＳトランジスタＮｏのドレイ
ンに接続されている。
ＭＯＳトランジスタＮｕのゲートは端子２１ｂに接続さ
れ、ソースは接地されている。
れ、ソースは接地されている。
更に、ＭＯＳトランジスタＰ１・、Ｐｕ（又はドレイン
）の接続点Ｉの出力信号Ｘは、ＰチャンネルＭＯＳトラ
ンジスタＰＩ２とＮチャンネルＭＯＳトランジスタＮＩ
２とで構成されるインバータで反転されて端子２３から
出力されると共に、Ｐ−７−ｔ−ンネルＭＯＳトランジ
スタＰＩ３とＮチャンネルＭＯ８トランジスタＮＩ３と
で構成されるインバータで更に反転されて端子２２より
出力される。
）の接続点Ｉの出力信号Ｘは、ＰチャンネルＭＯＳトラ
ンジスタＰＩ２とＮチャンネルＭＯＳトランジスタＮＩ
２とで構成されるインバータで反転されて端子２３から
出力されると共に、Ｐ−７−ｔ−ンネルＭＯＳトランジ
スタＰＩ３とＮチャンネルＭＯ８トランジスタＮＩ３と
で構成されるインバータで更に反転されて端子２２より
出力される。
ここで、信号Ａ（又はＢ）がＨレベルで信ＭＢ（又はＡ
）がＬレベルのときＭＯＳトランジスタＰ＋ｏ（又はＰ
ｕ）が導通し、ＭＯＳトランジスタＮｕ（又はＮｅｏ）
が遮断して、接続点工はＨレベルとなる。
）がＬレベルのときＭＯＳトランジスタＰ＋ｏ（又はＰ
ｕ）が導通し、ＭＯＳトランジスタＮｕ（又はＮｅｏ）
が遮断して、接続点工はＨレベルとなる。
また、信号Ａ、Ｂが共にＨレベルのときＭＯＳトランジ
スタＰ１０，ＰＩ＋が遮断し、ＭＯＳトランジスタＮ１
ｏ、Ｎｎが導通して、接続点ＩはＬレベルどなる。
スタＰ１０，ＰＩ＋が遮断し、ＭＯＳトランジスタＮ１
ｏ、Ｎｎが導通して、接続点ＩはＬレベルどなる。
また、信号Ａ、Ｂが共にＬレベルのときＭＯＳトランジ
スタＰ＋ｏ、Ｐｕが導通し、ＭＯＳトランジスタＮ１０
，ＮＩ＋が遮断して、接続点工はＬレベルとなる。
スタＰ＋ｏ、Ｐｕが導通し、ＭＯＳトランジスタＮ１０
，ＮＩ＋が遮断して、接続点工はＬレベルとなる。
これはＭＯＳトランジスタＰＩＧで信号Ｂの否定百と信
号Ａとの論理積（Ａ・百）をとり、ＭＯＳトランジスタ
ＰＩ＋で信号への否定Ａと信号Ｂとの論理積（Ａ−８）
をとり、接続点Ｉのワイヤード・オアで２つの論理積の
論理和（Ａ−Ｂ＋Ａ−８）をとっている。またＭＯＳト
ランジスタＮ＋６゜Ｎｎで信号Ａ、Ｂが共にＨレベルの
際の出力が不定となることを防止している。
号Ａとの論理積（Ａ・百）をとり、ＭＯＳトランジスタ
ＰＩ＋で信号への否定Ａと信号Ｂとの論理積（Ａ−８）
をとり、接続点Ｉのワイヤード・オアで２つの論理積の
論理和（Ａ−Ｂ＋Ａ−８）をとっている。またＭＯＳト
ランジスタＮ＋６゜Ｎｎで信号Ａ、Ｂが共にＨレベルの
際の出力が不定となることを防止している。
つまり、接続点工の出力信号ＸはＸ−Ａ−Ｂ＋Ａ−８で
表わされ、信号Ａ、Ｂのイクスクルーシブオア出力であ
る。
表わされ、信号Ａ、Ｂのイクスクルーシブオア出力であ
る。
なお、ＭＯＳトランジスタＰ１２ ＊ Ｐｅ３． Ｎｅ
ｔ ＋Ｎ＋３は出力バッフ？であり、必らずしも設ける
必要はなく、イクスクルーシブノア出力が所望の場合に
はＭＯＳ トランジスタＰ＋２．Ｎｅｔのみが必要とさ
れる。
ｔ ＋Ｎ＋３は出力バッフ？であり、必らずしも設ける
必要はなく、イクスクルーシブノア出力が所望の場合に
はＭＯＳ トランジスタＰ＋２．Ｎｅｔのみが必要とさ
れる。
従来の排他的論理和回路のトランジスタ数が１０個であ
るのに対して、本発明回路は８個、ただし出力バッファ
が不要であれば４個と、トランジスタ数が減少する。従
って、集積回路の集積度を向上させることが可能となる
。
るのに対して、本発明回路は８個、ただし出力バッファ
が不要であれば４個と、トランジスタ数が減少する。従
って、集積回路の集積度を向上させることが可能となる
。
ところで、全加惇器は第２図に示す如（、端子２５．２
６夫々よりの信号Ａ、Ｂを供給される排他的論理和回路
２８と、この回路２８の出力及び端子２７よりのキャリ
ーＣｉを供給され端子３０よりサムＳを出力する排他的
論理和回路２９とでサム生成回路が構成される。更に、
上記排他的論理和回路２９出力及びキャリーＣ１を供給
されるアンド回路３１と、信号Ａ、Ｂを供給されるアン
ド回路３２と、これらの出力を供給されるノア回路３３
及び端子３５よりキャリーＣＯを出力するインバータ３
４とでキャリー生成回路が構成される。
６夫々よりの信号Ａ、Ｂを供給される排他的論理和回路
２８と、この回路２８の出力及び端子２７よりのキャリ
ーＣｉを供給され端子３０よりサムＳを出力する排他的
論理和回路２９とでサム生成回路が構成される。更に、
上記排他的論理和回路２９出力及びキャリーＣ１を供給
されるアンド回路３１と、信号Ａ、Ｂを供給されるアン
ド回路３２と、これらの出力を供給されるノア回路３３
及び端子３５よりキャリーＣＯを出力するインバータ３
４とでキャリー生成回路が構成される。
サム生成回路は本発明の排他的論理和回路を用いると第
３図に示す構成となる。同図中、第２図と同一部分には
同一符号を付す。
３図に示す構成となる。同図中、第２図と同一部分には
同一符号を付す。
第３図中、ＰチャンネルＭＯＳトランジスタＰａ、Ｐ２
＋及びＮチャンネルＭＯＳトランジスタＮ２６．Ｎ２＋
で排他的論理和回路２８が構成され、接続点■で信号Ａ
、Ｂの排他的論理和回路出力ＡｅＢが得られる。
＋及びＮチャンネルＭＯＳトランジスタＮ２６．Ｎ２＋
で排他的論理和回路２８が構成され、接続点■で信号Ａ
、Ｂの排他的論理和回路出力ＡｅＢが得られる。
また、ＰチャンネルＭＯＳトランジスタＰ２２゜Ｐ２３
及びＮチャンネルＭＯＳトランジスタＮ２２゜Ｎ２３及
びインバータとしてのＰチャンネルＭＯＳトランジスタ
Ｐ ２４ 、Ｐ ２５１ＮチャンネルＭＯＳトランジス
タＮ２４．Ｎ２５で排他的論理和回路２９が構成されて
おり、ｖｏｓ トランジスタＰ２５．Ｎ２！１のドレイ
ンよりサムＳが出力される。
及びＮチャンネルＭＯＳトランジスタＮ２２゜Ｎ２３及
びインバータとしてのＰチャンネルＭＯＳトランジスタ
Ｐ ２４ 、Ｐ ２５１ＮチャンネルＭＯＳトランジス
タＮ２４．Ｎ２５で排他的論理和回路２９が構成されて
おり、ｖｏｓ トランジスタＰ２５．Ｎ２！１のドレイ
ンよりサムＳが出力される。
この場合、排他的論理和回路２８には出力バッフ７とし
ての２段のインバータを設ける必要はない。従って、ト
ランジスタ数は１２個で済み、第５図（Ｂ）の従来回路
を用いた場合のトランジスタ数２０ｇに対してトランジ
スタ数が大幅に減少する。
ての２段のインバータを設ける必要はない。従って、ト
ランジスタ数は１２個で済み、第５図（Ｂ）の従来回路
を用いた場合のトランジスタ数２０ｇに対してトランジ
スタ数が大幅に減少する。
なお、キャリー生成回路は第４図に示す構成であり、Ｐ
チャンネントランジスタＰ３］−Ｐ３１１及びＮチャン
ネルトランジスタＮ３１１〜Ｎ３４より構成される。第
４図中、第２図と同一部分には同一符号をｆ−１シてい
るが、端子４０にはサム生成回路のイクスクルーシプオ
ア回路２８から信号Ａ、Ｂの排他的論理和出力が供給さ
れる。このキャリー生成回路は従来、本発明共に同一構
成である。
チャンネントランジスタＰ３］−Ｐ３１１及びＮチャン
ネルトランジスタＮ３１１〜Ｎ３４より構成される。第
４図中、第２図と同一部分には同一符号をｆ−１シてい
るが、端子４０にはサム生成回路のイクスクルーシプオ
ア回路２８から信号Ａ、Ｂの排他的論理和出力が供給さ
れる。このキャリー生成回路は従来、本発明共に同一構
成である。
（発明の効果〕
上述の如く、本発明の排他的論理和回路によれば、トラ
ンジスタ数・が従来より減少し、集積回路の集ｖ４度を
向上させることができ、実用上きわめて有用である。
ンジスタ数・が従来より減少し、集積回路の集ｖ４度を
向上させることができ、実用上きわめて有用である。
第１図は本発明の排他的ａ即和回路の一実施例のトラン
ジスタ回路図、 第２図は全加算器の一例の回路図、 第３図は本発明回路を適用したサム生成回路の一実施例
のトランジスタ回路図、 第４図はキャリー生成回路の一例のトランジスタ回路図
、 第５図は従来の排他的論理和回路の一例の回路図、トラ
ンジスタ回路図である。 図において、 ２０ａ、２０ｂ、２１ａ、２１ｂ、２５〜２７゜３０．
３５は端子、 ２８．２９は排他的論理和回路、 ３１．３２はアンド回路、 ３３はノア回路。 ３４はインバータ、 Ｐｒｏ −Ｐ３１１ ハＰチャンネルＭｏｓトランジス
タ、Ｎ＋ｏ＝Ｎｙ＋Ｇ、ｔＮチャンネルＭＯＳトランジ
スタを示す。 ＮＤ 本発明回路のトランジスタ回路図 第１図 全加算器の回路図 第２図 サム生成回路のトランノスタ回路図 第３図 υｈ０ 従来の排他的論理和回路の回路図、トランジスタ回路図
第５図
ジスタ回路図、 第２図は全加算器の一例の回路図、 第３図は本発明回路を適用したサム生成回路の一実施例
のトランジスタ回路図、 第４図はキャリー生成回路の一例のトランジスタ回路図
、 第５図は従来の排他的論理和回路の一例の回路図、トラ
ンジスタ回路図である。 図において、 ２０ａ、２０ｂ、２１ａ、２１ｂ、２５〜２７゜３０．
３５は端子、 ２８．２９は排他的論理和回路、 ３１．３２はアンド回路、 ３３はノア回路。 ３４はインバータ、 Ｐｒｏ −Ｐ３１１ ハＰチャンネルＭｏｓトランジス
タ、Ｎ＋ｏ＝Ｎｙ＋Ｇ、ｔＮチャンネルＭＯＳトランジ
スタを示す。 ＮＤ 本発明回路のトランジスタ回路図 第１図 全加算器の回路図 第２図 サム生成回路のトランノスタ回路図 第３図 υｈ０ 従来の排他的論理和回路の回路図、トランジスタ回路図
第５図
Claims (1)
- 【特許請求の範囲】 ソース（又はドレイン）に第１の信号を供給され、ゲ
ートに第２の信号を供給される第１のＰチャンネルＭＯ
Ｓトランジスタ（Ｐ＿１＿０）と、ソース（又はドレイ
ン）に該第２の信号を供給され、ゲートに該第１の信号
を供給され、ドレイン（又はソース）を該第１のＰチャ
ンネルＭＯＳトランジスタ（Ｐ＿１＿０）のドレイン（
又はソース）と共通接続された第２のＰチャンネルＭＯ
Ｓトランジスタ（Ｐ＿１＿１）と、 ゲートに該第１（又は第２）の信号を供給され、ドレイ
ンが該第１及び第２のＰチャンネルＭＯＳトランジスタ
（Ｐ＿１＿０、Ｐ＿１＿１）のドレイン（又はソース）
の共通接続点に接続された第１のＮチャンネルＭＯＳト
ランジスタ（Ｎ＿１＿０）と、ゲートに該第２（又は第
１）の信号を供給され、ドレインが該第１のＮチャンネ
ルＭＯＳトランジスタ（Ｎ＿１＿０）のソースに接続さ
れ、ソースが電源に接続された第２のＮチャンネルＭＯ
Ｓトランジスタ（Ｎ＿１＿１）とを有し、 該第１及び第２のＰチャンネルトランジスタ（Ｐ＿１＿
０、Ｐ＿１＿１）のドレイン（又はソース）の共通接続
点より該第１及び第２の信号の排他的論理和出力を得る
ことを特徴とする排他的論理和回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP538288A JPH01181227A (ja) | 1988-01-13 | 1988-01-13 | 排他的論理和回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP538288A JPH01181227A (ja) | 1988-01-13 | 1988-01-13 | 排他的論理和回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181227A true JPH01181227A (ja) | 1989-07-19 |
Family
ID=11609616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP538288A Pending JPH01181227A (ja) | 1988-01-13 | 1988-01-13 | 排他的論理和回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181227A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7843219B2 (en) | 2008-12-10 | 2010-11-30 | Hynix Semiconductor, Inc. | XOR logic circuit |
-
1988
- 1988-01-13 JP JP538288A patent/JPH01181227A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7843219B2 (en) | 2008-12-10 | 2010-11-30 | Hynix Semiconductor, Inc. | XOR logic circuit |
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