JPH04196618A - セレクタ回路 - Google Patents
セレクタ回路Info
- Publication number
- JPH04196618A JPH04196618A JP32198390A JP32198390A JPH04196618A JP H04196618 A JPH04196618 A JP H04196618A JP 32198390 A JP32198390 A JP 32198390A JP 32198390 A JP32198390 A JP 32198390A JP H04196618 A JPH04196618 A JP H04196618A
- Authority
- JP
- Japan
- Prior art keywords
- channel transistor
- input terminal
- drain
- gate
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000007257 malfunction Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000001934 delay Effects 0.000 description 2
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＭＯＳ）ランジスタを使用したセレクタ回路
に関する。
に関する。
従来のセレクタ回路は第２図の回路図に示すように、入
力端子ＳとＮ０ＴＩの入力が接続され、ＮＡＮＤｌの入
力には、入力端子ＢとＮ０ＴＩの出力が接続され、ＮＡ
ＮＤ２の入力には、入力端子Ａと入力端子Ｓが接続され
、ＮＡＮＤ３の入力には、ＮＡＮＤｌとＮＡＮＤ２のａ
カが接続されている。このようにして構成されたセレク
タ回路は、入力端子Ｓが１′°が“０”かにより出力端
子Ｃの値がＡ端子の値を出力するか、Ｂ端子の値を出力
するかを選択する構成となっている。
力端子ＳとＮ０ＴＩの入力が接続され、ＮＡＮＤｌの入
力には、入力端子ＢとＮ０ＴＩの出力が接続され、ＮＡ
ＮＤ２の入力には、入力端子Ａと入力端子Ｓが接続され
、ＮＡＮＤ３の入力には、ＮＡＮＤｌとＮＡＮＤ２のａ
カが接続されている。このようにして構成されたセレク
タ回路は、入力端子Ｓが１′°が“０”かにより出力端
子Ｃの値がＡ端子の値を出力するか、Ｂ端子の値を出力
するかを選択する構成となっている。
上述した従来のセレクタ回路では、入力端子Ｓから、Ｎ
ＡＮＤ １までの間に、Ｎ０ＴＩが接続されているため
に入力端子Ｓが変化したときに、ＮＡＮＤｌとＮＡＮＤ
２には、異なる信号が入るはずである。しかし、Ｎ０Ｔ
Ｉの遅延により同時に同じ信号が入る状態ができる。こ
れにより、出力端子Ｃに誤った値を出すという欠点があ
る。第３図は、従来のセレクタ回路のタイムチャートを
示す。入力端子Ｓが“１“°から“０”に変化しなとき
Ｎ０Ｔ１の出力値は、図のようにインバータの遅延分だ
け入力端子Ｓの信号よりも遅れていることがわかる。し
たがって、ＮＡＮＤｌとＮＡＮＤ２に同じ信号が入力さ
れ第３図に示すように出力端子Ｃの値が誤った出力値と
なっている。
ＡＮＤ １までの間に、Ｎ０ＴＩが接続されているため
に入力端子Ｓが変化したときに、ＮＡＮＤｌとＮＡＮＤ
２には、異なる信号が入るはずである。しかし、Ｎ０Ｔ
Ｉの遅延により同時に同じ信号が入る状態ができる。こ
れにより、出力端子Ｃに誤った値を出すという欠点があ
る。第３図は、従来のセレクタ回路のタイムチャートを
示す。入力端子Ｓが“１“°から“０”に変化しなとき
Ｎ０Ｔ１の出力値は、図のようにインバータの遅延分だ
け入力端子Ｓの信号よりも遅れていることがわかる。し
たがって、ＮＡＮＤｌとＮＡＮＤ２に同じ信号が入力さ
れ第３図に示すように出力端子Ｃの値が誤った出力値と
なっている。
本発明の目的は、入力端子Ｓのレベルが変化した時にＮ
０ＴＩの遅延による誤動作がないセレクタ回路を提供す
ることにある。
０ＴＩの遅延による誤動作がないセレクタ回路を提供す
ることにある。
本発明のセレクタ回路は第１のＰチャネルトランジスタ
（Ｍ７）のソースを電源に、ゲートを入力端子（Ａ）に
接続し、第２のＰチャネルトランジスタ（Ｍ２）のソー
スを電源に、ゲートを入力端子（Ｓ）に接続し、第３の
Ｐチャネルトランジスタ（Ｍ３）のソースを前記第１の
Ｐチャネルトランジスタ（Ｍ７）のドレインと前記第２
のＰチャネルトランジスタ（Ｍ２）のドレインに、ゲー
トを入力端子（Ｂ）に接続し、第４のＮチャネルトラン
ジスタ（Ｍ４）のドレインを前記第１のＰチャネルトラ
ンジスタ（Ｍ７）のドレインとＰチャネルトランジスタ
（Ｍ２〉のドレインに、ゲートを入力端子（Ｓ）に接続
し、第５のＮチャネルトランジスタ（Ｍ５）のドレイン
を前記第３のＰチャネルトランジスタ（Ｍ３）のドレイ
ンと前記第４のＮチャネルトランジスタ（Ｍ４）のソー
スに、ゲートを入力端子（Ａ）に接続し、第６のＰチャ
ネルトランジタ（Ｍ６）のソースを前記第３のＰチャネ
ルトランジスタ（Ｍ３）のドレインに、ゲートを入力端
子（Ｓ）に接続し、第７のＮチャネルトランジスタ（Ｍ
７）のドレインを前記第５のＮチャネルトランジスタ（
Ｍ５）のソースに、ゲートを入力端子（Ｓ）に、ソース
をグランドに接続し、第８のＮチャネルトランジスタ（
Ｍ８）のドレインを前記第６のＰチャネルトランジスタ
（Ｍ６）のドレインに、ゲートを入力端子（Ｂ）に、ソ
ースをグランドに接続し、第９のＰチャネルトランジス
タ（Ｍ９）のソースを電源に、ゲートを前記第３のＰチ
ャネルトランジスタ（Ｍ３）のドレインに、ドレインを
出力端子＜Ｃ）に接続し、第１０のＮチャネルトランジ
スタ（Ｍ１０）のドレインを出力端子（Ｃ）に、ゲート
を前記第９のＰチャネルトランジスタ（Ｍ９）のゲート
にソースをグランドに接続している。
（Ｍ７）のソースを電源に、ゲートを入力端子（Ａ）に
接続し、第２のＰチャネルトランジスタ（Ｍ２）のソー
スを電源に、ゲートを入力端子（Ｓ）に接続し、第３の
Ｐチャネルトランジスタ（Ｍ３）のソースを前記第１の
Ｐチャネルトランジスタ（Ｍ７）のドレインと前記第２
のＰチャネルトランジスタ（Ｍ２）のドレインに、ゲー
トを入力端子（Ｂ）に接続し、第４のＮチャネルトラン
ジスタ（Ｍ４）のドレインを前記第１のＰチャネルトラ
ンジスタ（Ｍ７）のドレインとＰチャネルトランジスタ
（Ｍ２〉のドレインに、ゲートを入力端子（Ｓ）に接続
し、第５のＮチャネルトランジスタ（Ｍ５）のドレイン
を前記第３のＰチャネルトランジスタ（Ｍ３）のドレイ
ンと前記第４のＮチャネルトランジスタ（Ｍ４）のソー
スに、ゲートを入力端子（Ａ）に接続し、第６のＰチャ
ネルトランジタ（Ｍ６）のソースを前記第３のＰチャネ
ルトランジスタ（Ｍ３）のドレインに、ゲートを入力端
子（Ｓ）に接続し、第７のＮチャネルトランジスタ（Ｍ
７）のドレインを前記第５のＮチャネルトランジスタ（
Ｍ５）のソースに、ゲートを入力端子（Ｓ）に、ソース
をグランドに接続し、第８のＮチャネルトランジスタ（
Ｍ８）のドレインを前記第６のＰチャネルトランジスタ
（Ｍ６）のドレインに、ゲートを入力端子（Ｂ）に、ソ
ースをグランドに接続し、第９のＰチャネルトランジス
タ（Ｍ９）のソースを電源に、ゲートを前記第３のＰチ
ャネルトランジスタ（Ｍ３）のドレインに、ドレインを
出力端子＜Ｃ）に接続し、第１０のＮチャネルトランジ
スタ（Ｍ１０）のドレインを出力端子（Ｃ）に、ゲート
を前記第９のＰチャネルトランジスタ（Ｍ９）のゲート
にソースをグランドに接続している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。図において
、ＰチャネルトランジスタＭ１のソースは電源ＶＤＤに
、ゲートを入力端子Ａに接続し、Ｐチャネルトランジス
タＭ２のソースは電源ＶＤＤに、ゲートを入力端子Ｓに
接続し、ＰチャネルトランジスタＭ３のソースはＰチャ
ネルトランジスタＭ１のドレインとＰチャネルトランジ
スタＭ２のドレインに、ゲートを入力端子Ｂに接続し、
Ｎチャネルトランジス７Ｍ４のドレインはＰチャネルト
ランジスタＭ１のドレインとＰチャネルトランジスタＭ
２のドレインに、ゲートを入力端子Ｓに接続し、Ｎチャ
ネルトランジスタＭ５のドレインはＰチャネルトランジ
スタＭ３のドレインとＮチャネルトランジス７Ｍ４のソ
ースに、ゲートを入力端子Ａに接続し、Ｐチャネルトラ
ンジタＭ６のソースはＰチャネルトランジスタＭ３のド
レインに、ゲートを入力端子Ｓに接続し、Ｎチャネルト
ランジスタＭ７のドレインはＮチャネルトランジスタＭ
５のソースに、ゲートを入力端子Ｓに、ソースをグラン
ドに接続し、Ｎチャネルトランジス７Ｍ８のドレインは
ＰチャネルトランジスタＭ６のドレインに、ゲートを入
力端子Ｂに、ソースをＧＮＤに接続し、Ｐチャネルトラ
ンジスタＭ９のソースを電源に、ゲートをＰチャネルト
ランジスタＭ３のドレインに、ドレインを出力端子０１
に接続し、ＮチャネルトランジスタＭ１０のドレインを
出力端子Ｃに接続し、ゲートをＰチャネルトランジスタ
Ｍ９のゲートに、ソースをグランドに接続するという回
路構成となっている。
、ＰチャネルトランジスタＭ１のソースは電源ＶＤＤに
、ゲートを入力端子Ａに接続し、Ｐチャネルトランジス
タＭ２のソースは電源ＶＤＤに、ゲートを入力端子Ｓに
接続し、ＰチャネルトランジスタＭ３のソースはＰチャ
ネルトランジスタＭ１のドレインとＰチャネルトランジ
スタＭ２のドレインに、ゲートを入力端子Ｂに接続し、
Ｎチャネルトランジス７Ｍ４のドレインはＰチャネルト
ランジスタＭ１のドレインとＰチャネルトランジスタＭ
２のドレインに、ゲートを入力端子Ｓに接続し、Ｎチャ
ネルトランジスタＭ５のドレインはＰチャネルトランジ
スタＭ３のドレインとＮチャネルトランジス７Ｍ４のソ
ースに、ゲートを入力端子Ａに接続し、Ｐチャネルトラ
ンジタＭ６のソースはＰチャネルトランジスタＭ３のド
レインに、ゲートを入力端子Ｓに接続し、Ｎチャネルト
ランジスタＭ７のドレインはＮチャネルトランジスタＭ
５のソースに、ゲートを入力端子Ｓに、ソースをグラン
ドに接続し、Ｎチャネルトランジス７Ｍ８のドレインは
ＰチャネルトランジスタＭ６のドレインに、ゲートを入
力端子Ｂに、ソースをＧＮＤに接続し、Ｐチャネルトラ
ンジスタＭ９のソースを電源に、ゲートをＰチャネルト
ランジスタＭ３のドレインに、ドレインを出力端子０１
に接続し、ＮチャネルトランジスタＭ１０のドレインを
出力端子Ｃに接続し、ゲートをＰチャネルトランジスタ
Ｍ９のゲートに、ソースをグランドに接続するという回
路構成となっている。
次に、回路動作について説明する０例えば、入力端子Ｓ
に“０パが入力されると、ＰチャネルトランジスタＭ２
．Ｍ６がオンになり、Ｎチャネルトランジス７Ｍ４．Ｍ
７がオフとなり、ＰチャネルトランジスタＭ２．Ｍ３．
Ｍ６とＮチャネルトランジス７Ｍ８のバスでインバータ
回路を構成するので、入力端子Ａの値に関係なく出力端
子Ｃの値は入力端子Ｂの値により決定される。又、入力
端子Ｓに“１”が入力されるとＰチャネルトランジスタ
Ｍ２．Ｍ６はオフとなり、Ｎチャネルトランジス７Ｍ４
．Ｍ７がオンとなり、ＰチャネルトランジスタＭｌ、Ｎ
チャネルトランジス７Ｍ４゜Ｍ５．Ｍ７のバスでインバ
ータ回路を構成するので、入力端子Ｂの値に関係なく出
力端子Ｃは入力端子Ａの値で出力が得られる。本発明の
回路は、入力端子Ｓの値により、入力端子Ａまたは入力
端子Ｂのどちからの信号を選択する動作となり、セレク
タ回路の動作と同じになる。またＰチャネルトランジス
タＭ９と、ＮチャネルトランジスタＭ１０でインバータ
回路を構成し、出力端子Ｃでは出力信号が入力信号に対
し、同じ値を取るようになっている。すなわち、従来例
からＮ０７回路を取り除いたセレクタ回路にすることに
より、Ｎ０７回路の遅延による誤動作を無くすことがで
きる。
に“０パが入力されると、ＰチャネルトランジスタＭ２
．Ｍ６がオンになり、Ｎチャネルトランジス７Ｍ４．Ｍ
７がオフとなり、ＰチャネルトランジスタＭ２．Ｍ３．
Ｍ６とＮチャネルトランジス７Ｍ８のバスでインバータ
回路を構成するので、入力端子Ａの値に関係なく出力端
子Ｃの値は入力端子Ｂの値により決定される。又、入力
端子Ｓに“１”が入力されるとＰチャネルトランジスタ
Ｍ２．Ｍ６はオフとなり、Ｎチャネルトランジス７Ｍ４
．Ｍ７がオンとなり、ＰチャネルトランジスタＭｌ、Ｎ
チャネルトランジス７Ｍ４゜Ｍ５．Ｍ７のバスでインバ
ータ回路を構成するので、入力端子Ｂの値に関係なく出
力端子Ｃは入力端子Ａの値で出力が得られる。本発明の
回路は、入力端子Ｓの値により、入力端子Ａまたは入力
端子Ｂのどちからの信号を選択する動作となり、セレク
タ回路の動作と同じになる。またＰチャネルトランジス
タＭ９と、ＮチャネルトランジスタＭ１０でインバータ
回路を構成し、出力端子Ｃでは出力信号が入力信号に対
し、同じ値を取るようになっている。すなわち、従来例
からＮ０７回路を取り除いたセレクタ回路にすることに
より、Ｎ０７回路の遅延による誤動作を無くすことがで
きる。
以上説明したように本発明のセレクタ回路は、Ｐチャネ
ルトランジスタとＮチャネルトランジスタとからなる回
路構成としてＮ０７回路を取り除くことにより、Ｎ０７
回路の遅延による誤動作を無くすという効果があり、ま
た従来のセレクタ回路より、トランジスタの数が少ない
という効果がある。
ルトランジスタとＮチャネルトランジスタとからなる回
路構成としてＮ０７回路を取り除くことにより、Ｎ０７
回路の遅延による誤動作を無くすという効果があり、ま
た従来のセレクタ回路より、トランジスタの数が少ない
という効果がある。
第１図は本発明の一実施例の回路図、第２図は従来のセ
レクタ回路の回路図、第３図は従来のセレクタ回路のタ
イムチャートである。 Ｍｌ、Ｍ２．Ｍ３．Ｍ６．Ｍ９・・・ＰチャネルＭｏＳ
トランジスタ、Ｍ４．Ｍ５．Ｍ７．Ｍ８゜Ｍ１０・・・
ＮチャネルＭＯＳトランジスタ、ＶＤＤ・・・電源、Ｎ
ＡＮＤＩ、２．３・・・ＮＡＮＤ回路、Ｎ０ＴＩ・・・
Ｎ０７回路。
レクタ回路の回路図、第３図は従来のセレクタ回路のタ
イムチャートである。 Ｍｌ、Ｍ２．Ｍ３．Ｍ６．Ｍ９・・・ＰチャネルＭｏＳ
トランジスタ、Ｍ４．Ｍ５．Ｍ７．Ｍ８゜Ｍ１０・・・
ＮチャネルＭＯＳトランジスタ、ＶＤＤ・・・電源、Ｎ
ＡＮＤＩ、２．３・・・ＮＡＮＤ回路、Ｎ０ＴＩ・・・
Ｎ０７回路。
Claims (1)
- 第１のＰチャネルトランジスタ（Ｍ１）のソースを電源
に、ゲートを入力端子（Ａ）に接続し、第２のＰチャネ
ルトランジスタ（Ｍ２）のソースを電源に、ゲートを入
力端子（Ｓ）に接続し、第３のＰチャネルトランジスタ
（Ｍ３）のソースを前記第１のＰチャネルトランジスタ
（Ｍ１）のドレインと前記第２のＰチャネルトランジス
タ（Ｍ２）のドレインに、ゲートを入力端子（Ｂ）に接
続し、第４のＮチャネルトランジスタ（Ｍ４）のドレイ
ンを前記第１のＰチャネルトランジスタ（Ｍ１）のドレ
インとＰチャネルトランジスタ（Ｍ２）のドレインに、
ゲートを入力端子（Ｓ）に接続し、第５のＮチャネルト
ランジスタ（Ｍ５）のドレインを前記第３のＰチャネル
トランジスタ（Ｍ３）のドレインと前記第４のＮチャネ
ルトランジスタ（Ｍ４）のソースに、ゲートを入力端子
（Ａ）に接続し、第６のＰチャネルトランジタ（Ｍ６）
のソースを前記第３のＰチャネルトランジスタ（Ｍ３）
のドレインに、ゲートを入力端子（Ｓ）に接続し、第７
のＮチャネルトランジスタ（Ｍ７）のドレインを前記第
５のＮチャネルトランジスタ（Ｍ５）のソースに、ゲー
トを入力端子（Ｓ）に、ソースをグランドに接続し、第
８のＮチャネルトランジスタ（Ｍ８）のドレインを前記
第６のＰチャネルトランジスタ（Ｍ６）のドレインに、
ゲートを入力端子（Ｂ）に、ソースをグランドに接続し
、第９のＰチャネルトランジスタ（Ｍ９）のソースを電
源に、ゲートを前記第３のＰチャネルトランジスタ（Ｍ
３）のドレインに、ドレインを出力端子（Ｃ）に接続し
、第１０のＮチャネルトランジスタ（Ｍ１０）のドレイ
ンを出力端子（Ｃ）に、ゲートを前記第９のＰチャネル
トランジスタ（Ｍ９）のゲートにソースをグランドに接
続したことを特徴とするセレクタ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32198390A JPH04196618A (ja) | 1990-11-26 | 1990-11-26 | セレクタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32198390A JPH04196618A (ja) | 1990-11-26 | 1990-11-26 | セレクタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196618A true JPH04196618A (ja) | 1992-07-16 |
Family
ID=18138612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32198390A Pending JPH04196618A (ja) | 1990-11-26 | 1990-11-26 | セレクタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196618A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9515665B1 (en) | 2015-05-20 | 2016-12-06 | Socionext, Inc. | Selector circuit, equalizer circuit, and semiconductor integrated circuit |
-
1990
- 1990-11-26 JP JP32198390A patent/JPH04196618A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9515665B1 (en) | 2015-05-20 | 2016-12-06 | Socionext, Inc. | Selector circuit, equalizer circuit, and semiconductor integrated circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH05259892A (ja) | Ｍｏｓトランジスタ出力回路 | |
| JP2636749B2 (ja) | Ｘｏｒ回路と反転セレクタ回路及びこれらを用いた加算回路 | |
| JPH04239221A (ja) | 半導体集積回路 | |
| JPH04196618A (ja) | セレクタ回路 | |
| JPH04217116A (ja) | 出力回路 | |
| JP2697444B2 (ja) | 出力バッファ回路 | |
| JP3066645B2 (ja) | 半導体装置 | |
| JP2735268B2 (ja) | Ｌｓｉの出力バッファ | |
| JP2699496B2 (ja) | 出力回路 | |
| KR0128242Y1 (ko) | 두개의 낸드회로 | |
| JPH05191258A (ja) | Ｃｍｏｓ出力回路 | |
| JPH01160209A (ja) | Ｒｓフリップフロップ回路 | |
| JPH02254816A (ja) | 貫通電流防止型出力回路 | |
| JPS6337645A (ja) | 半導体回路 | |
| JPH05276001A (ja) | アナログスイッチ回路 | |
| JPH0563879B2 (ja) | ||
| JPH02294115A (ja) | 半導体集積回路 | |
| JPS6125257B2 (ja) | ||
| JPH05152905A (ja) | 半導体装置 | |
| JPH0323710A (ja) | 遅延回路 | |
| JPH05206832A (ja) | 出力バッファ回路 | |
| JPH0323712A (ja) | 半導体集積回路 | |
| JPH03222515A (ja) | ２相クロック発生回路 | |
| JPH01272229A (ja) | Ｃｍｏｓ入力回路 | |
| JPH07106932A (ja) | バス出力回路 |