JPH03216016A - トライステート回路 - Google Patents
トライステート回路Info
- Publication number
- JPH03216016A JPH03216016A JP2012382A JP1238290A JPH03216016A JP H03216016 A JPH03216016 A JP H03216016A JP 2012382 A JP2012382 A JP 2012382A JP 1238290 A JP1238290 A JP 1238290A JP H03216016 A JPH03216016 A JP H03216016A
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- JP
- Japan
- Prior art keywords
- channel transistor
- transistor
- signal
- input
- turned
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概！！）
例えばＣＭＯＳ （相補型ＭＯＳ）からなるゲート？レ
イに有効なトライステート＠路に関し、集積度の向上を
目的とし、 第１のＰチャンネルトランジスタと第１のＮチャンネル
トランジスタの各ドレインを出力端子に共通接続し、該
第１のＰチャンネルトランジスタ及び該第１のＮチャン
ネルトランジスタをスイッチング糾蓼する構成のトライ
スアート回路において、第２のＰｆヤンネルトランジス
タと第２のＮチャンネルトランジスタとがらなり、各々
のゲートにコントロール信号が入力されると共に、該第
２のＮチャンネルトランジスタのソースに入カ信号が供
給され、其通接続されたドレインから出力信号を前記第
１のＰチャンネルトランジスタのゲートに供給する第１
のインバータと、第３のＰチャンネルトランジスタと第
３のＮチャンネルトランジスタとからなり、各々のゲー
トにコントロール信号の反転信号が入力されると共に、
該第３のＰチャンネルトランジスタのソースに入力信号
が供給され、共通接続されたドレインから出力信号を前
記第１のＮチャンネルトランジスタのゲートに供給する
第２のインパータとを具備するよう構成する。
イに有効なトライステート＠路に関し、集積度の向上を
目的とし、 第１のＰチャンネルトランジスタと第１のＮチャンネル
トランジスタの各ドレインを出力端子に共通接続し、該
第１のＰチャンネルトランジスタ及び該第１のＮチャン
ネルトランジスタをスイッチング糾蓼する構成のトライ
スアート回路において、第２のＰｆヤンネルトランジス
タと第２のＮチャンネルトランジスタとがらなり、各々
のゲートにコントロール信号が入力されると共に、該第
２のＮチャンネルトランジスタのソースに入カ信号が供
給され、其通接続されたドレインから出力信号を前記第
１のＰチャンネルトランジスタのゲートに供給する第１
のインバータと、第３のＰチャンネルトランジスタと第
３のＮチャンネルトランジスタとからなり、各々のゲー
トにコントロール信号の反転信号が入力されると共に、
該第３のＰチャンネルトランジスタのソースに入力信号
が供給され、共通接続されたドレインから出力信号を前
記第１のＮチャンネルトランジスタのゲートに供給する
第２のインパータとを具備するよう構成する。
本発明はトライステート回路に係り、特にＣＭＯＳゲー
トアレイに有効なトライステート回路に関する。
トアレイに有効なトライステート回路に関する。
出力がハイレベル、ローレベル及びハイインピーダンス
状態の３つの状態のどれか一つをとり得るトライステー
ト回路（スリーステート回路）は、集積回路内に広く用
いられており、よって集積回路の集積度向上のためのＤ
路構成が必要とされる。
状態の３つの状態のどれか一つをとり得るトライステー
ト回路（スリーステート回路）は、集積回路内に広く用
いられており、よって集積回路の集積度向上のためのＤ
路構成が必要とされる。
（従来の技術〕
第１！）は従来のトライステート回路の一例の回路図を
示す。同図中、２人力ＮＡＮＤ回路１及び２人力ＮＯＲ
Ｍ路２は各々の一方の入カ端子に入力信号■が入力され
、また２人力ＮＡＮＤ回路１の他方の入力端子にはコン
ト０−ル信号Ｃが入カされ、２人力ＮＯＲ回路２の他方
の入力端子にはイ’：バ−タ３により極性反転されたコ
ントロール信号Ｃが入力される。
示す。同図中、２人力ＮＡＮＤ回路１及び２人力ＮＯＲ
Ｍ路２は各々の一方の入カ端子に入力信号■が入力され
、また２人力ＮＡＮＤ回路１の他方の入力端子にはコン
ト０−ル信号Ｃが入カされ、２人力ＮＯＲ回路２の他方
の入力端子にはイ’：バ−タ３により極性反転されたコ
ントロール信号Ｃが入力される。
またＰチャンネルＭＯＳ型電界効果トランジスタ４とＮ
チャンネルＭＯＳ型電界効果トランジスタ５の各ドレイ
ンは出カ端子に共通接続され、がつ、トランジスタ４の
ゲートにはＮＡＮＤ回路１の出力信号が供給され、トラ
ンジスタ５のゲートにはＮＯＲ回路２の出力信号が供給
される。
チャンネルＭＯＳ型電界効果トランジスタ５の各ドレイ
ンは出カ端子に共通接続され、がつ、トランジスタ４の
ゲートにはＮＡＮＤ回路１の出力信号が供給され、トラ
ンジスタ５のゲートにはＮＯＲ回路２の出力信号が供給
される。
かかる構成の従来のトライステート回路によれば、コン
トロール信号Ｃが論理“１″のときはＮＡＮＤ回路１か
らは入力信号の論理反転信号が取り出され、ＮＯＲｌｉ
Ｄ路２からも入力信号の論理反転信号が取り出されるた
め、入力信号が論理“０″のときトランジスタ４がオフ
、トランジスタ５がオンとなり、出力Ｏは論理“０″と
なり、同様に入力＠号が論理“１′のときは出力０も論
理“１“となる。
トロール信号Ｃが論理“１″のときはＮＡＮＤ回路１か
らは入力信号の論理反転信号が取り出され、ＮＯＲｌｉ
Ｄ路２からも入力信号の論理反転信号が取り出されるた
め、入力信号が論理“０″のときトランジスタ４がオフ
、トランジスタ５がオンとなり、出力Ｏは論理“０″と
なり、同様に入力＠号が論理“１′のときは出力０も論
理“１“となる。
他方、コントロール信号Ｃが論理“０″のときはＮＡＮ
Ｏ回路１の出力信号の論理は“１”でトランジスタ４が
オフとされ、かつ、ＮＯＲ回路２の出力信号の論理は“
０″でトランジスタ５もオフとされるため、出力０はハ
イインピーダンス状態となる。従って、以上の動作をま
とめると、入力信号！．コントロール信号Ｃ及び出力信
号０の閤には、第５図に示す如き関係がある。
Ｏ回路１の出力信号の論理は“１”でトランジスタ４が
オフとされ、かつ、ＮＯＲ回路２の出力信号の論理は“
０″でトランジスタ５もオフとされるため、出力０はハ
イインピーダンス状態となる。従って、以上の動作をま
とめると、入力信号！．コントロール信号Ｃ及び出力信
号０の閤には、第５図に示す如き関係がある。
しかるに、上記の従来のトライステート回路は、ＮＡＮ
ＯＯ路１及びＮＯＲＯ路２の各素子数が“４”で、イン
バータ３の素子数が“２″であるから、全部で１２素子
から構成されており、素子数が多く、集積変向上にとっ
て問題である。
ＯＯ路１及びＮＯＲＯ路２の各素子数が“４”で、イン
バータ３の素子数が“２″であるから、全部で１２素子
から構成されており、素子数が多く、集積変向上にとっ
て問題である。
本発明は上記の点に鑑みてなされたもので、集積度向上
を実現できるトライステートθ路を提供することを目的
とする。
を実現できるトライステートθ路を提供することを目的
とする。
ＣＲｔｌｉを解決するための手段〕
第１図は本発明の原理構成図を示す。同図中、第１のＰ
チャンネルトランジスタＰ１と第１のＮチャンネルトラ
ンジスタＮ１とが夫々ドレイン同士接続され、スイッチ
ング糾一されるトライステート回路において、第１のイ
ンバータ１１と第２のインバータ１２とが夫々設けられ
ている。第１のＣＭＯＳインバータ１１は、ゲート同士
とドレイン同士とが夫々接続された第２のＰチャンネル
トランジスタＰ２と第２のＮチャンネルトランジスタＮ
２とからなり、トランジスタＰ２及びＮ２の両ゲートに
コント０−ル信号が入力され、かつ、トランジスタＮ２
のソースに入力信号が供給され、出力信号をトランジス
タＰ＋のゲートへ供給する。
チャンネルトランジスタＰ１と第１のＮチャンネルトラ
ンジスタＮ１とが夫々ドレイン同士接続され、スイッチ
ング糾一されるトライステート回路において、第１のイ
ンバータ１１と第２のインバータ１２とが夫々設けられ
ている。第１のＣＭＯＳインバータ１１は、ゲート同士
とドレイン同士とが夫々接続された第２のＰチャンネル
トランジスタＰ２と第２のＮチャンネルトランジスタＮ
２とからなり、トランジスタＰ２及びＮ２の両ゲートに
コント０−ル信号が入力され、かつ、トランジスタＮ２
のソースに入力信号が供給され、出力信号をトランジス
タＰ＋のゲートへ供給する。
また、第２のインバータ１２は、ゲート同士とドレイン
間士とが夫々接続された第３のＰチャンネルトランジス
タＰ３及び第３のＮチャンネルトランジスタＮ３とから
なり、トランジスタＰ３及びＮ３の両ゲートに上記コン
トロール信号の反転信号が入力され、かつ、トランジス
タＰ１のソースに入力信号が供給され、出力信号をトラ
ンジスタＮ１のゲートへ供給する。
間士とが夫々接続された第３のＰチャンネルトランジス
タＰ３及び第３のＮチャンネルトランジスタＮ３とから
なり、トランジスタＰ３及びＮ３の両ゲートに上記コン
トロール信号の反転信号が入力され、かつ、トランジス
タＰ１のソースに入力信号が供給され、出力信号をトラ
ンジスタＮ１のゲートへ供給する。
第１及び第２のインバータ１１及び１２には互いに逆論
理のコントロール信号が入力されるから、トランジスタ
Ｎ２とＰ８は一方がオンのときは他方もオン、一方がオ
フのときは他方もオフとなる。
理のコントロール信号が入力されるから、トランジスタ
Ｎ２とＰ８は一方がオンのときは他方もオン、一方がオ
フのときは他方もオフとなる。
従って、入力端子１３に入力された入力信号はトランジ
スタＮ２及びＰ３が夫々オンのときはトランジスタＰ１
とＮ１のゲートには同一の入力信号が供給されることに
なり、このときは出力蝙子１４には人力信号の反転信号
が取り出される。
スタＮ２及びＰ３が夫々オンのときはトランジスタＰ１
とＮ１のゲートには同一の入力信号が供給されることに
なり、このときは出力蝙子１４には人力信号の反転信号
が取り出される。
一方、トランジスタＮ２とＰ３が共にオフのときは、ト
ランジスタＰ１及びＮ１は夫々オフとなるため、出力靖
子１４はハイインピーダンスとなる。
ランジスタＰ１及びＮ１は夫々オフとなるため、出力靖
子１４はハイインピーダンスとなる。
このような本発明のトライステート回路では、素子数が
“６”で構成できる。
“６”で構成できる。
第２図は本発明の一実施例の回路図を示す。同図中、第
１図と同一構成部分には同一符号を付してある。第２図
において、コントロール信号Ｃが入力される入力端子２
１はトランジスタＰ２及びＮ２の両ゲートに夫々接続さ
れる一方、ＣＭＯＳインバータ２２を介してトランジス
タＰ３及びＮ３の両ゲートに夫々接続されている。ＣＭ
ＯＳインバータ２２はＰチャンネルトランジスタＰ４と
ＮチャンネルトランジスタＮ４とからなり、トランジス
タＰ４及びＮ４の両ゲートからコントロール信号人力端
子２１に共通接続され、かつ、トランジスタＰ４及びＮ
４の両ドレインがトランジスタＰ３及びＮ３の両ゲート
に夫々共通接続されている。
１図と同一構成部分には同一符号を付してある。第２図
において、コントロール信号Ｃが入力される入力端子２
１はトランジスタＰ２及びＮ２の両ゲートに夫々接続さ
れる一方、ＣＭＯＳインバータ２２を介してトランジス
タＰ３及びＮ３の両ゲートに夫々接続されている。ＣＭ
ＯＳインバータ２２はＰチャンネルトランジスタＰ４と
ＮチャンネルトランジスタＮ４とからなり、トランジス
タＰ４及びＮ４の両ゲートからコントロール信号人力端
子２１に共通接続され、かつ、トランジスタＰ４及びＮ
４の両ドレインがトランジスタＰ３及びＮ３の両ゲート
に夫々共通接続されている。
次に本実施例の動作について説明する。第２図において
、」ント０−ル信号Ｃが論理″１”のときはトランジス
タＰｚがオフ、Ｎ２がオンとなり、またＣＭＯＳインバ
ータ２２の出力コントロール信号Ｃが論理“０”となる
からトランジスタＰ３がオン、Ｎ３がオフとなる。従っ
て、端子１３に入力された入力信号はトランジスタＮ２
のソース、ドレインを介してトランジスタＰ１のゲート
に入力されると同時に、トランジスタＰ３のソース、ト
レインを介してトランジスタＮ１のゲートに入力される
。従って、このときは入力信号の論理が“０”のときは
トランジスタＰ１がオン、Ｎ１がオフとなるため、層子
１４の出力信号の論理は“１″となり、入力信号の論理
が″１″のときはトランジスタＰ＋がオフ、Ｎ＋がオン
であるから出力信号の論理は“０”となる。
、」ント０−ル信号Ｃが論理″１”のときはトランジス
タＰｚがオフ、Ｎ２がオンとなり、またＣＭＯＳインバ
ータ２２の出力コントロール信号Ｃが論理“０”となる
からトランジスタＰ３がオン、Ｎ３がオフとなる。従っ
て、端子１３に入力された入力信号はトランジスタＮ２
のソース、ドレインを介してトランジスタＰ１のゲート
に入力されると同時に、トランジスタＰ３のソース、ト
レインを介してトランジスタＮ１のゲートに入力される
。従って、このときは入力信号の論理が“０”のときは
トランジスタＰ１がオン、Ｎ１がオフとなるため、層子
１４の出力信号の論理は“１″となり、入力信号の論理
が″１″のときはトランジスタＰ＋がオフ、Ｎ＋がオン
であるから出力信号の論理は“０”となる。
次にコント０−ル信号Ｃが論理“０”の場合について説
明する。この場合はトランジスタＰ２がオン、トランジ
スタＮ２がオフ、またＣＭＯＳインバータ２２の出力信
号Ｃが論理“１”であるからトランジスタＰ３がオフ、
トランジスタＮ３がオンとなる。従って、入力信号の論
理が何であろうとも、トランジスタＮＺ及びＰ３のオフ
により、入力信号に閤係なくトランジスタＰ１のゲート
入力信号ａは論理“１”．トランジスタＮ１のゲート入
力信号ｂは論理“０”となる。これにより、コントロー
ル信号Ｃが論理“０″のときは、トランジスタＰ１及び
Ｎ＋は夫々オフとなるため、端子１４はハイインピーダ
ンス（ハイ２）の状態となる。
明する。この場合はトランジスタＰ２がオン、トランジ
スタＮ２がオフ、またＣＭＯＳインバータ２２の出力信
号Ｃが論理“１”であるからトランジスタＰ３がオフ、
トランジスタＮ３がオンとなる。従って、入力信号の論
理が何であろうとも、トランジスタＮＺ及びＰ３のオフ
により、入力信号に閤係なくトランジスタＰ１のゲート
入力信号ａは論理“１”．トランジスタＮ１のゲート入
力信号ｂは論理“０”となる。これにより、コントロー
ル信号Ｃが論理“０″のときは、トランジスタＰ１及び
Ｎ＋は夫々オフとなるため、端子１４はハイインピーダ
ンス（ハイ２）の状態となる。
以上の本実施例の動作を表にまとめると第３ＷＪに示す
如くになる。同図中、「入力」は端子２１の人力信号を
示し、ｒＸＪは論理“０”１″のどちらでもよい《換言
すると入力信号に無関係である》ことを示す。
如くになる。同図中、「入力」は端子２１の人力信号を
示し、ｒＸＪは論理“０”１″のどちらでもよい《換言
すると入力信号に無関係である》ことを示す。
本実施例によれば、全部で８素子から構成することがで
き、第４図に示した従来のトライステート回路に比べて
素子数を削減することができ、よって集積度を改善する
ことができる。
き、第４図に示した従来のトライステート回路に比べて
素子数を削減することができ、よって集積度を改善する
ことができる。
なお、従来より知られている同様の回路として、クロツ
クドインバータ回路があるが、このものは最終出力段が
、入力信号が供給されるＣＭＯＳインバータと、そのＣ
ＭＯＳインバータの上下に直列に接続され、コント０−
ル信号がゲートに接続される全部で２つのトランジスタ
とから構成されるため、駆動能力を高めようとすると、
それだけＣＭＯＳインバータを構成するトランジスタの
面積を大きくする必要があり、素子数が少なくても集積
度が下がる。
クドインバータ回路があるが、このものは最終出力段が
、入力信号が供給されるＣＭＯＳインバータと、そのＣ
ＭＯＳインバータの上下に直列に接続され、コント０−
ル信号がゲートに接続される全部で２つのトランジスタ
とから構成されるため、駆動能力を高めようとすると、
それだけＣＭＯＳインバータを構成するトランジスタの
面積を大きくする必要があり、素子数が少なくても集積
度が下がる。
これに対し、本発明によれば、最終出力段は２個のトラ
ンジスタＰ＋ ．Ｎ＋からなり、駆動能力を高めても、
集積度は素子数の削減に対応して向上できる。
ンジスタＰ＋ ．Ｎ＋からなり、駆動能力を高めても、
集積度は素子数の削減に対応して向上できる。
なお、本発明は上記の実施例に限定されるものではなく
、例えばＣＭＯＳインバータを使用する代りに、他のＦ
ＥＴによりインバータを構成するようにしてもよいこと
は勿論である。
、例えばＣＭＯＳインバータを使用する代りに、他のＦ
ＥＴによりインバータを構成するようにしてもよいこと
は勿論である。
〔発明の９１１果〕
上述の如く、本発明によれば、従来回路に比べて素子数
を低減できるため、従来＠路に比べて回路規模を縮小す
ることができ、よって集積度を向上することができ、特
にＣＭＯＳゲートアレイに適用して有効である等の特長
を有するものである。
を低減できるため、従来＠路に比べて回路規模を縮小す
ることができ、よって集積度を向上することができ、特
にＣＭＯＳゲートアレイに適用して有効である等の特長
を有するものである。
第１図は本発明の原理構成図、
第２図は本発明の一実施例の回路図、
第３ＷＪは第２図の動作説明図、
第４図は従来のトライステート回路の一例の回路図、
第５図は第４ＷＪの動作説明図である。
図において、
１１は第１のインバータ、
１２は第２のインバータ、
Ｐ＋−Ｐｚは第１乃至第３のＰチャンネルトランジスタ
、 Ｎ１〜Ｎ３は第１乃至第３のＮチャンネルトランジスタ を示す。
、 Ｎ１〜Ｎ３は第１乃至第３のＮチャンネルトランジスタ を示す。
Claims (1)
- 【特許請求の範囲】 第１のＰチャンネルトランジスタ（Ｐ＿１）と第１のＮ
チャンネルトランジスタ（Ｎ＿１）の各ドレインを出力
端子に共通接続し、該第１のＰチャンネルトランジスタ
（Ｐ＿１）及び該第１のＮチャンネルトランジスタ（Ｎ
＿１）をスイッチング制御する構成のトライステート回
路において、 第２のＰチャンネルトランジスタ（Ｐ＿２）と第２のＮ
チャンネルトランジスタ（Ｎ＿２）とからなり、各々の
ゲートにコントロール信号が入力されると共に、該第２
のＮチャンネルトランジスタ（Ｎ＿２）のソースに入力
信号が供給され、共通接続されたドレインから出力信号
を前記第１のＰチャンネルトランジスタ（Ｐ＿１）のゲ
ートに供給する第１のインバータ（１１）と、 第３のＰチャンネルトランジスタ（Ｐ＿３）と第３のＮ
チャンネルトランジスタ（Ｎ＿３）とからなり、各々の
ゲートにコントロール信号の反転信号が入力されると共
に、該第３のＰチャンネルトランジスタ（Ｐ＿３）のソ
ースに入力信号が供給され、共通接続されたドレインか
ら出力信号を前記第１のＮチャンネルトランジスタ（Ｎ
＿１）のゲートに供給する第２のインバータ（１２）と
、 を具備したことを特徴とするトライステート回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012382A JPH03216016A (ja) | 1990-01-22 | 1990-01-22 | トライステート回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012382A JPH03216016A (ja) | 1990-01-22 | 1990-01-22 | トライステート回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03216016A true JPH03216016A (ja) | 1991-09-24 |
Family
ID=11803721
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2012382A Pending JPH03216016A (ja) | 1990-01-22 | 1990-01-22 | トライステート回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03216016A (ja) |
-
1990
- 1990-01-22 JP JP2012382A patent/JPH03216016A/ja active Pending
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