JPH01181545A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01181545A JPH01181545A JP63004110A JP411088A JPH01181545A JP H01181545 A JPH01181545 A JP H01181545A JP 63004110 A JP63004110 A JP 63004110A JP 411088 A JP411088 A JP 411088A JP H01181545 A JPH01181545 A JP H01181545A
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- JP
- Japan
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- layer
- silicide
- wiring
- film
- melted
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に冗長ビットを有する半
導体メモリ装置のプログラマブル素子に関する。
導体メモリ装置のプログラマブル素子に関する。
近年の半導体メモリ装置は、急速に大容量化が進んでお
り、そのチップ当りの記憶容量が増加するに伴いメモリ
素子の縮小化が要求され、その歩留向上を計るために、
冗長回路構成技術が採用されつつある。また、マイグレ
ーシ璽ン対策やコンタクト部でのシリコン析出によるコ
ンタクト抵抗の増大対策として、アルミニウム配線の下
にシリサイド層を形成する技術が用いられてきている。
り、そのチップ当りの記憶容量が増加するに伴いメモリ
素子の縮小化が要求され、その歩留向上を計るために、
冗長回路構成技術が採用されつつある。また、マイグレ
ーシ璽ン対策やコンタクト部でのシリコン析出によるコ
ンタクト抵抗の増大対策として、アルミニウム配線の下
にシリサイド層を形成する技術が用いられてきている。
従来の冗長ビットを有する半導体メモリ装置のプログラ
マブル素子の一例として、第２図（ａ）、 （ｂ）に示
すものがある。Ｐ型シリコン基板８の上に選択酸化法に
よりフィールド酸化膜１が形成され、リンを熱拡散する
ことによりｎ十拡散層７が形成され、溶断部１０の配線
として多結晶シリコン配線５が用いられる。この多結晶
シリコン配線５はコンタクトホール１１を通してシリサ
イド層３とアルミニウム配！ｆｓ４との二層配線と接続
され、シリサイドＷＪ３の下部と多結晶シリコン５の上
部には層間絶縁Ｊ［２が形成されている。さらに、外部
からの汚染や水分の浸入を防ぐためにカバー膜６が形成
される。この溶断部１０となる多結晶シリコン５は、レ
ーザ光線の照射または大電流を多結晶シリコン配線５に
流すことにより溶断される。
マブル素子の一例として、第２図（ａ）、 （ｂ）に示
すものがある。Ｐ型シリコン基板８の上に選択酸化法に
よりフィールド酸化膜１が形成され、リンを熱拡散する
ことによりｎ十拡散層７が形成され、溶断部１０の配線
として多結晶シリコン配線５が用いられる。この多結晶
シリコン配線５はコンタクトホール１１を通してシリサ
イド層３とアルミニウム配！ｆｓ４との二層配線と接続
され、シリサイドＷＪ３の下部と多結晶シリコン５の上
部には層間絶縁Ｊ［２が形成されている。さらに、外部
からの汚染や水分の浸入を防ぐためにカバー膜６が形成
される。この溶断部１０となる多結晶シリコン５は、レ
ーザ光線の照射または大電流を多結晶シリコン配線５に
流すことにより溶断される。
上述した従来の冗長ビットを有する半導体メモリ装置の
プログラマブル素子は、コンタクトホール１１を持つた
め、プログラマブル素子が大きくなるという欠点を持つ
。また、溶断部１０の多結晶シリコン配線５は溶断を容
易に行なうため露出している事が好ましいが、通常工程
数の増加を防ぐため、ボンディングを行うボンディング
パット上のカバー膜６を除去する工程で同時に溶断用多
結晶シリコン配置！３５上のカバーＭ６のみを除去して
おり、溶断用多結晶シリコンを完全に露出させる製造工
程を複雑しているという欠点がある。
プログラマブル素子は、コンタクトホール１１を持つた
め、プログラマブル素子が大きくなるという欠点を持つ
。また、溶断部１０の多結晶シリコン配線５は溶断を容
易に行なうため露出している事が好ましいが、通常工程
数の増加を防ぐため、ボンディングを行うボンディング
パット上のカバー膜６を除去する工程で同時に溶断用多
結晶シリコン配置！３５上のカバーＭ６のみを除去して
おり、溶断用多結晶シリコンを完全に露出させる製造工
程を複雑しているという欠点がある。
本発明の目的は、これらの欠点を除き、シリサイド層ま
たは高融点金属層を溶断部として用いることにより、コ
ンタクトホールを不要とすると共に、溶断部を直接露出
させる事が容易な構造とした半導体装置を提供すること
にある。
たは高融点金属層を溶断部として用いることにより、コ
ンタクトホールを不要とすると共に、溶断部を直接露出
させる事が容易な構造とした半導体装置を提供すること
にある。
本発明の半導体装置の構成は、金属配線が金属層とシリ
サイド層または高融点金属層との２層構造からなり、か
つ冗長回路を有するプログラマブル素子の溶断用配線が
前記２層構造の一部のシリサイド層または高融点金属層
からなる事を特徴とする。
サイド層または高融点金属層との２層構造からなり、か
つ冗長回路を有するプログラマブル素子の溶断用配線が
前記２層構造の一部のシリサイド層または高融点金属層
からなる事を特徴とする。
次に本発明について図面を参照して説明する。
第１図（ａ）、 （ｂ）は本発明の一実施例の部分断面
図およびその平面図である。Ｐ型シリコン基板８の上に
選択酸化法により厚さ１μｍのフィールド酸化膜１が形
成されると共に、その基板８の一部にリンを熱拡散する
ことによりｎ十拡散層７が形成される。また、フィール
ド酸化膜１上には厚さ１μｍのＰＳＧ膜を用いた眉間絶
縁膜２が形成される。ホトエツチング技術を用いること
により、層間絶縁膜２上にアルミニウム配線４とシリサ
イド層３との二層配線構造をｎ十拡散層７と接続して形
成する。
図およびその平面図である。Ｐ型シリコン基板８の上に
選択酸化法により厚さ１μｍのフィールド酸化膜１が形
成されると共に、その基板８の一部にリンを熱拡散する
ことによりｎ十拡散層７が形成される。また、フィール
ド酸化膜１上には厚さ１μｍのＰＳＧ膜を用いた眉間絶
縁膜２が形成される。ホトエツチング技術を用いること
により、層間絶縁膜２上にアルミニウム配線４とシリサ
イド層３との二層配線構造をｎ十拡散層７と接続して形
成する。
シリサイド層３の一部の溶断用シリサイド部は、所定の
領域のアルミニウムのみを除去することで形成され、こ
のシリサイド部を除いて厚さ１μｍの５ｉｎｓカバー膜
６が形成される。この溶断用のシリサイド配線３の上は
厚さ１μｍの５ｉ０２カバー膜６のみであるため、溶断
部１０のシリサイドはボンディングに必要な所定領域の
カバー膜６を除去する工程により、完全に露出する事が
できる。
領域のアルミニウムのみを除去することで形成され、こ
のシリサイド部を除いて厚さ１μｍの５ｉｎｓカバー膜
６が形成される。この溶断用のシリサイド配線３の上は
厚さ１μｍの５ｉ０２カバー膜６のみであるため、溶断
部１０のシリサイドはボンディングに必要な所定領域の
カバー膜６を除去する工程により、完全に露出する事が
できる。
なお、このシリサイド層３を高融点金属Ｋかえても同様
の効果が得られる、 〔発明の効果〕 以上説明したように本発明は、冗長ビットを有する半導
体メモリ装置のアルミニウム配線下に形成されたシリサ
イド層を溶断部として引き出すことにより、コンタクト
ホールがなくなり、プログラマブル素子の面積を小さく
することができると共に１大容景メそりに適したプログ
ラマブル素子を形成することができる。また、溶断部と
してのシリサイドが直接露出することが容易にできるの
で、溶断を容易に行うことができる効果がある。
の効果が得られる、 〔発明の効果〕 以上説明したように本発明は、冗長ビットを有する半導
体メモリ装置のアルミニウム配線下に形成されたシリサ
イド層を溶断部として引き出すことにより、コンタクト
ホールがなくなり、プログラマブル素子の面積を小さく
することができると共に１大容景メそりに適したプログ
ラマブル素子を形成することができる。また、溶断部と
してのシリサイドが直接露出することが容易にできるの
で、溶断を容易に行うことができる効果がある。
第１図（ａ）、 （ｂ）は本発明の一実施例の部分断面
図およびその平面図、第２図（ａ）、 （ｂ）は従来の
プログラマブル素子の一例の部分断面図およびその平面
図である。 １・・・・・・フィールド酸化膜、２・・・・・・層間
絶縁膜、３・・・・・・シリサイド層または高融点金属
、４・・・・・・アルミニウム配線、５・・・・・・多
結晶シリコン配線、６・・・・・・カバー膜、７・・・
・・・ｎ十拡散層、８・・・・・・Ｐ型シリコン基板、
１０・・・・・・溶断部、１１・・・・・・コンタクト
ホール。 代理人 弁理士 内 原 音
図およびその平面図、第２図（ａ）、 （ｂ）は従来の
プログラマブル素子の一例の部分断面図およびその平面
図である。 １・・・・・・フィールド酸化膜、２・・・・・・層間
絶縁膜、３・・・・・・シリサイド層または高融点金属
、４・・・・・・アルミニウム配線、５・・・・・・多
結晶シリコン配線、６・・・・・・カバー膜、７・・・
・・・ｎ十拡散層、８・・・・・・Ｐ型シリコン基板、
１０・・・・・・溶断部、１１・・・・・・コンタクト
ホール。 代理人 弁理士 内 原 音
Claims (1)
- 金属配線が金属層とシリサイド層または高融点金属層
との２層構造からなり、かつ冗長回路を有するプログラ
マブル素子の溶断用配線が前記２層構造の一部のシリサ
イド層または高融点金属層からなる事を特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004110A JPH01181545A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63004110A JPH01181545A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01181545A true JPH01181545A (ja) | 1989-07-19 |
Family
ID=11575648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63004110A Pending JPH01181545A (ja) | 1988-01-11 | 1988-01-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01181545A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0249450A (ja) * | 1988-03-18 | 1990-02-19 | Digital Equip Corp <Dec> | 集積回路を変更する方法 |
| JP2018019003A (ja) * | 2016-07-29 | 2018-02-01 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
-
1988
- 1988-01-11 JP JP63004110A patent/JPH01181545A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0249450A (ja) * | 1988-03-18 | 1990-02-19 | Digital Equip Corp <Dec> | 集積回路を変更する方法 |
| JP2018019003A (ja) * | 2016-07-29 | 2018-02-01 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
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