JPH065694B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH065694B2 JPH065694B2 JP24000287A JP24000287A JPH065694B2 JP H065694 B2 JPH065694 B2 JP H065694B2 JP 24000287 A JP24000287 A JP 24000287A JP 24000287 A JP24000287 A JP 24000287A JP H065694 B2 JPH065694 B2 JP H065694B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- fuse
- film
- semiconductor device
- internal electronic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
- H10W20/493—Fuses, i.e. interconnections changeable from conductive to non-conductive
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に多結晶シリコン・ヒュ
ーズ・メモリを含む半導体装置に関する。
ーズ・メモリを含む半導体装置に関する。
従来、多結晶シリコン・ヒューズ・メモリは回路特性の
製造バラツキの吸収または微調整用として利用される。
製造バラツキの吸収または微調整用として利用される。
第２図（ａ）および（ｂ）はそれぞれ多結晶シリコン・
ヒューズ・メモリを抵抗値のトリミング用に搭載した従
来半導体装置の部分平面図およびその多結晶シリコン・
ヒューズ・メモリの拡大断面図である。ここで、ｒは内
部回路抵抗素子、また、１０ａ〜１０ｃは多結晶シリコ
ン・ヒューズをそれぞれ示し、多結晶シリコン・ヒュー
ズ・メモリの何れか一つをパッド・スルーホール８から
の通電によって切断することにより、拡散端子Ｒ１〜Ｒ
２を任意の抵抗値に設定し得る。この多結晶シリコン・
ヒューズ・メモリは、第２図（ｂ）の拡大図が示すよう
に、通常、シリコン基板１のフィールド酸化膜２上に内
部回路抵抗素子ｒ（図示しない）と並べて形成される。
すなわち、Ｐ型シリコン基板１上にフィールド酸化膜２
をまず形成し、ついでその上にヒューズ・メモリ部とな
る多結晶シリコン・ヒューズ膜３を形成する。つぎに層
間絶縁膜４を成長させ、多結晶シリコン膜３の両端部に
コンタクト孔５をそれぞれ開孔した後、アルミ配線６を
形成し、更にカバー膜７を成長させ、パッド・スルーホ
ール８を開孔するという順序を踏む。以上の説明から明
らかなように、従来の多結晶シリコン・ヒューズ・メモ
リでは、多結晶シリコン・ヒューズ膜３の両端はコンタ
クト孔５を介して直接内部回路抵抗素子ｒとアルミ配線
６で接続され、必要に応じパッド・スルーホール８から
の電流で切断される。
ヒューズ・メモリを抵抗値のトリミング用に搭載した従
来半導体装置の部分平面図およびその多結晶シリコン・
ヒューズ・メモリの拡大断面図である。ここで、ｒは内
部回路抵抗素子、また、１０ａ〜１０ｃは多結晶シリコ
ン・ヒューズをそれぞれ示し、多結晶シリコン・ヒュー
ズ・メモリの何れか一つをパッド・スルーホール８から
の通電によって切断することにより、拡散端子Ｒ１〜Ｒ
２を任意の抵抗値に設定し得る。この多結晶シリコン・
ヒューズ・メモリは、第２図（ｂ）の拡大図が示すよう
に、通常、シリコン基板１のフィールド酸化膜２上に内
部回路抵抗素子ｒ（図示しない）と並べて形成される。
すなわち、Ｐ型シリコン基板１上にフィールド酸化膜２
をまず形成し、ついでその上にヒューズ・メモリ部とな
る多結晶シリコン・ヒューズ膜３を形成する。つぎに層
間絶縁膜４を成長させ、多結晶シリコン膜３の両端部に
コンタクト孔５をそれぞれ開孔した後、アルミ配線６を
形成し、更にカバー膜７を成長させ、パッド・スルーホ
ール８を開孔するという順序を踏む。以上の説明から明
らかなように、従来の多結晶シリコン・ヒューズ・メモ
リでは、多結晶シリコン・ヒューズ膜３の両端はコンタ
クト孔５を介して直接内部回路抵抗素子ｒとアルミ配線
６で接続され、必要に応じパッド・スルーホール８から
の電流で切断される。
しかしながら、従来構造の多結晶シリコン・ヒューズ・
メモリは、多結晶シリコン・ヒューズ膜３を切断した
際、第２図（ｂ）に矢印Ｙで示したようにヒューズ膜３
直上のカバー膜７内にクラックが生じたとき、このクラ
ックから浸入して来る水分によってアルミ配線６が腐食
され、この腐食が更にアルミ配線６に沿って進行し第２
図（ａ）に示すＸ部まで達すると、２つの抵抗端子Ｒ１
−Ｒ２間がオープンとなつてしまう欠点がある。このア
ルミ配線の腐食断線による内部回路のオープン現象はト
リミング抵抗回路に限らず全ての内部電子回路について
起こる。
メモリは、多結晶シリコン・ヒューズ膜３を切断した
際、第２図（ｂ）に矢印Ｙで示したようにヒューズ膜３
直上のカバー膜７内にクラックが生じたとき、このクラ
ックから浸入して来る水分によってアルミ配線６が腐食
され、この腐食が更にアルミ配線６に沿って進行し第２
図（ａ）に示すＸ部まで達すると、２つの抵抗端子Ｒ１
−Ｒ２間がオープンとなつてしまう欠点がある。このア
ルミ配線の腐食断線による内部回路のオープン現象はト
リミング抵抗回路に限らず全ての内部電子回路について
起こる。
本発明の目的は、上記の情況に鑑み、カバー膜に生じた
クラックからの水分浸入によって並列接続される内部電
子回路にオープン現象を生じることなき多結晶シリコン
・ヒューズ・メモリを備えた半導体装置を提供すること
である。
クラックからの水分浸入によって並列接続される内部電
子回路にオープン現象を生じることなき多結晶シリコン
・ヒューズ・メモリを備えた半導体装置を提供すること
である。
本発明によれば、半導体装置は、半導体基板と、前記半
導体基板上に形成される内部電子回路と、前記内部電子
回路の両端に挿入される多結晶シリコン・ヒューズ・メ
モリとを含んで成り、前記多結晶シリコン・ヒューズ・
メモリは、前記半導体基板上に互いに離間し且つ周囲を
フィールド酸化膜で取囲まれ島状に対向配置される２つ
の高濃度拡散層と、前記２つの高濃度拡散層の離間領域
のフィールド酸化膜上にヒューズ部を含んで形成される
多結晶シリコン・ヒューズ膜と、前記２つの高濃度拡散
層のうちの一つをそれぞれ介し前記多結晶シリコン・ヒ
ューズ膜の端部を前記内部電子回路に至るアルイ配線の
端部とをそれぞれ互いに接続する２つの引出アルミ接続
とを備えて形成されることを含む。
導体基板上に形成される内部電子回路と、前記内部電子
回路の両端に挿入される多結晶シリコン・ヒューズ・メ
モリとを含んで成り、前記多結晶シリコン・ヒューズ・
メモリは、前記半導体基板上に互いに離間し且つ周囲を
フィールド酸化膜で取囲まれ島状に対向配置される２つ
の高濃度拡散層と、前記２つの高濃度拡散層の離間領域
のフィールド酸化膜上にヒューズ部を含んで形成される
多結晶シリコン・ヒューズ膜と、前記２つの高濃度拡散
層のうちの一つをそれぞれ介し前記多結晶シリコン・ヒ
ューズ膜の端部を前記内部電子回路に至るアルイ配線の
端部とをそれぞれ互いに接続する２つの引出アルミ接続
とを備えて形成されることを含む。
以下図面を参照して本発明を詳細に説明する。
第１図（ａ）および（ｂ）はそれぞれ本発明の半導体装
置が搭載する多結晶シリコン・ヒューズ・メモリの一実
施例を示す模式的平面図およびそのＡ−Ａ′断面図であ
る。本実施例によれば、半導体装置は、Ｐ型シリコン基
板１と、この基板１上に形成されたフィールド酸化膜２
と、基板１上に互いに離間し且つ周囲をフィールド酸化
膜２で取囲まれ島状に対向配置された２つのｎ＋拡散膜
９と、２つのｎ＋拡散層９の離間領域のフィールド酸化
膜２上に形成されたヒューズ部３ａ含む多結晶シリコン
・ヒューズ膜３と、ｎ＋拡散層９を介し多結晶シリコン
・ヒューズ膜３の両端部から引出されるアルミ接続線６
ａと内部電子回路に至るアルミ配線６とをそれぞれ接続
するコンタクト孔５および１１とを含む。
置が搭載する多結晶シリコン・ヒューズ・メモリの一実
施例を示す模式的平面図およびそのＡ−Ａ′断面図であ
る。本実施例によれば、半導体装置は、Ｐ型シリコン基
板１と、この基板１上に形成されたフィールド酸化膜２
と、基板１上に互いに離間し且つ周囲をフィールド酸化
膜２で取囲まれ島状に対向配置された２つのｎ＋拡散膜
９と、２つのｎ＋拡散層９の離間領域のフィールド酸化
膜２上に形成されたヒューズ部３ａ含む多結晶シリコン
・ヒューズ膜３と、ｎ＋拡散層９を介し多結晶シリコン
・ヒューズ膜３の両端部から引出されるアルミ接続線６
ａと内部電子回路に至るアルミ配線６とをそれぞれ接続
するコンタクト孔５および１１とを含む。
本実施例によれば、ｎ＋拡散層９は配線層として機能
し、アルミ接続線６ａとアルミ配線６との間に介在し
て、多結晶シリコン・ヒューズ膜３が切断された際生じ
るアルミ接続線６ａの腐食断線がアルミ配線６にまで波
及するのを有効に阻止することができる。本実施例の多
結晶シリコン・ヒューズ・メモリの製造はつぎに説明す
る如くきわめて容易である。すなわち、Ｐ型シリコン基
板１上に互いに対向する２つのｎ＋拡散層９及びフィー
ルド酸化膜２をまず形成し、２つのｎ＋拡散層９で挟ま
れたフィールド酸化膜２上にヒューズ部３ａを含む多結
晶シリコン・ヒューズ膜３をパターニング形成する。次
に、層間絶縁膜４を成長させ、多結晶シリコン・ヒュー
ズ膜３およびｎ＋拡散層９のそれぞれの両端部にコンタ
クト孔５および１１をそれぞれ開孔する。ついでアルミ
接続線６ａおよびアルミ配線６を形成した後にカバー膜
７を成長させ、最後にアルミ配線６上にパッド・スルー
ホール８（図示しない）を開孔すれば完了する。
し、アルミ接続線６ａとアルミ配線６との間に介在し
て、多結晶シリコン・ヒューズ膜３が切断された際生じ
るアルミ接続線６ａの腐食断線がアルミ配線６にまで波
及するのを有効に阻止することができる。本実施例の多
結晶シリコン・ヒューズ・メモリの製造はつぎに説明す
る如くきわめて容易である。すなわち、Ｐ型シリコン基
板１上に互いに対向する２つのｎ＋拡散層９及びフィー
ルド酸化膜２をまず形成し、２つのｎ＋拡散層９で挟ま
れたフィールド酸化膜２上にヒューズ部３ａを含む多結
晶シリコン・ヒューズ膜３をパターニング形成する。次
に、層間絶縁膜４を成長させ、多結晶シリコン・ヒュー
ズ膜３およびｎ＋拡散層９のそれぞれの両端部にコンタ
クト孔５および１１をそれぞれ開孔する。ついでアルミ
接続線６ａおよびアルミ配線６を形成した後にカバー膜
７を成長させ、最後にアルミ配線６上にパッド・スルー
ホール８（図示しない）を開孔すれば完了する。
以上詳細に説明したように本発明によれば、多結晶シリ
コン・ヒューズ膜と内部電子回路に至るアルミ配線との
間に拡散層を介在させる多結晶シリコン・ヒューズ・メ
モリの内部においてアルミ配線を２つの部分に機械的に
分断したことによって、多結晶シリコン・ヒューズ・メ
モリを切断した際、カバー膜上に生じたクラックからの
浸入水分によって、ヒューズ・メモリ・内だけに止まら
ず主回路のアルミ配線までも腐食し消失させ主回路の全
機能を停止させるが如き従来の問題点を完全に解決し得
るので、半導体装置の信頼性向上に顕著なる効果を奏し
得る。
コン・ヒューズ膜と内部電子回路に至るアルミ配線との
間に拡散層を介在させる多結晶シリコン・ヒューズ・メ
モリの内部においてアルミ配線を２つの部分に機械的に
分断したことによって、多結晶シリコン・ヒューズ・メ
モリを切断した際、カバー膜上に生じたクラックからの
浸入水分によって、ヒューズ・メモリ・内だけに止まら
ず主回路のアルミ配線までも腐食し消失させ主回路の全
機能を停止させるが如き従来の問題点を完全に解決し得
るので、半導体装置の信頼性向上に顕著なる効果を奏し
得る。
第１図（ａ）および（ｂ）はそれぞれ本発明の半導体装
置が搭載する多結晶シリコン・ヒューズ・メモリの一実
施例を示す模式的平面図及びそのＡ−Ａ′断面図、第２
図（ａ）および（ｂ）はそれぞれ多結晶シリコン・ヒュ
ーズ・メモリを抵抗値のトリミング用に搭載した従来半
導体装置の部分平面図およびその多結晶シリコン・ヒュ
ーズ・メモリの拡大断面図である。 １…Ｐ型シリコン基板、２…フィールド酸化膜、３…多
結晶シリコン・ヒューズ膜、３ａ…ヒューズ部、４…層
間絶縁膜、５，１１…コンタクト孔、６…アルミ配線、
６ａ…引出アルミ接続線、７…カバー膜、８…パッド・
スルーホール、９…ｎ＋拡散層。
置が搭載する多結晶シリコン・ヒューズ・メモリの一実
施例を示す模式的平面図及びそのＡ−Ａ′断面図、第２
図（ａ）および（ｂ）はそれぞれ多結晶シリコン・ヒュ
ーズ・メモリを抵抗値のトリミング用に搭載した従来半
導体装置の部分平面図およびその多結晶シリコン・ヒュ
ーズ・メモリの拡大断面図である。 １…Ｐ型シリコン基板、２…フィールド酸化膜、３…多
結晶シリコン・ヒューズ膜、３ａ…ヒューズ部、４…層
間絶縁膜、５，１１…コンタクト孔、６…アルミ配線、
６ａ…引出アルミ接続線、７…カバー膜、８…パッド・
スルーホール、９…ｎ＋拡散層。
Claims (1)
- 【請求項１】半導体基板と、前記半導体基板上に形成さ
れる内部電子回路と、前記内部電子回路の両端に挿入さ
れる多結晶シリコン・ヒューズ・メモリとを含んで成
り、前記多結晶シリコン・ヒューズ・メモリは、前記半
導体基板上に互いに離間し且つ周囲をフィールド酸化膜
で取囲まれ島状に対向配置される２つの高濃度拡散層
と、前記２つの高濃度拡散層の離間領域のフィールド酸
化膜上にヒューズ部を含んで形成される多結晶シリコン
・ヒューズ膜と、前記２つの高濃度拡散層のうちの一つ
をそれぞれ介し前記多結晶シリコン・ヒューズ膜の端部
と前記内部電子回路に至るアルミ配線の端部とをそれぞ
れ互いに接続する２つの引出アルミ接続線とを備えて形
成されることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24000287A JPH065694B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24000287A JPH065694B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6481341A JPS6481341A (en) | 1989-03-27 |
| JPH065694B2 true JPH065694B2 (ja) | 1994-01-19 |
Family
ID=17053002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24000287A Expired - Lifetime JPH065694B2 (ja) | 1987-09-24 | 1987-09-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065694B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4450147A1 (en) | 2023-04-18 | 2024-10-23 | JONQUIL CONSULTING Inc. | Carbon dioxide-containing gas processing system and carbon dioxide-containing gas processing method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5006604B2 (ja) | 2006-09-08 | 2012-08-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
-
1987
- 1987-09-24 JP JP24000287A patent/JPH065694B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP4450147A1 (en) | 2023-04-18 | 2024-10-23 | JONQUIL CONSULTING Inc. | Carbon dioxide-containing gas processing system and carbon dioxide-containing gas processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6481341A (en) | 1989-03-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4628590A (en) | Method of manufacture of a semiconductor device | |
| US5061985A (en) | Semiconductor integrated circuit device and process for producing the same | |
| US4163246A (en) | Semiconductor integrated circuit device employing a polycrystalline silicon as a wiring layer | |
| JPH065694B2 (ja) | 半導体装置 | |
| KR0161379B1 (ko) | 반도체 소자의 다층배선 및 그 제조방법 | |
| JPH04320051A (ja) | 半導体装置の層間コンタクト構造及びその方法 | |
| JP2522837B2 (ja) | ウエハ・スケ―ル半導体装置 | |
| US5087578A (en) | Semiconductor device having multi-layered wiring | |
| JP3266958B2 (ja) | 半導体装置 | |
| JPH01130545A (ja) | 樹脂封止型半導体装置 | |
| JPH0126533B2 (ja) | ||
| JPH0233949A (ja) | 半導体ヒューズ素子 | |
| JPS59188153A (ja) | 多層配線を有する電子回路装置の製造方法 | |
| JPH0122989B2 (ja) | ||
| JPH09270425A (ja) | 半導体装置及びその製造方法 | |
| JPH0661288A (ja) | 半導体集積回路の配線方法 | |
| JPH07153756A (ja) | 半導体集積回路装置 | |
| JPH047835A (ja) | 配線部材の製造方法 | |
| JP2800525B2 (ja) | 半導体装置 | |
| JP2869978B2 (ja) | 半導体装置 | |
| JPH02192145A (ja) | 半導体装置 | |
| JPH04361566A (ja) | 半導体集積回路 | |
| JPH028462B2 (ja) | ||
| JPS59208750A (ja) | 半導体装置の配線構造 | |
| JPS5885550A (ja) | 積層集積回路素子の製造方法 |