JPH0118465B2 - - Google Patents
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- JPH0118465B2 JPH0118465B2 JP58116120A JP11612083A JPH0118465B2 JP H0118465 B2 JPH0118465 B2 JP H0118465B2 JP 58116120 A JP58116120 A JP 58116120A JP 11612083 A JP11612083 A JP 11612083A JP H0118465 B2 JPH0118465 B2 JP H0118465B2
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- real
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は、複数の中央処理装置が主記憶装置を
共有し、同時に並列動作を行うマルチプロセツサ
システムにおける中央処理装置に関する。
共有し、同時に並列動作を行うマルチプロセツサ
システムにおける中央処理装置に関する。
（従来の技術）
主記憶装置を共有したマルチプロセツサシステ
ムにおける各中央処理装置は、それぞれが固有の
オペレーテイングシステムを持ち、独立に動作で
きるようにするため、主記憶上のハードウエア固
定領域をそれぞれ独立に持つ必要がある。従来、
各中央処理装置で動作するプログラムがそれぞれ
のハードウエア固定領域をアクセスする際、どの
中央処理装置の動作においても同じ論理アドレス
でアクセスしていた。したがつて、アクセスされ
たハードウエア領域がその中央処理装置固定の主
記憶上のハードウエア固定領域であるようにする
ため、プリフイクス変換機構により実アドレスか
ら絶対アドレスに変換していた。このプリフイク
ス変換機構はハードウエア固定領域を各プロセツ
サ固有の領域にマツピングするハードウエア機構
である。
ムにおける各中央処理装置は、それぞれが固有の
オペレーテイングシステムを持ち、独立に動作で
きるようにするため、主記憶上のハードウエア固
定領域をそれぞれ独立に持つ必要がある。従来、
各中央処理装置で動作するプログラムがそれぞれ
のハードウエア固定領域をアクセスする際、どの
中央処理装置の動作においても同じ論理アドレス
でアクセスしていた。したがつて、アクセスされ
たハードウエア領域がその中央処理装置固定の主
記憶上のハードウエア固定領域であるようにする
ため、プリフイクス変換機構により実アドレスか
ら絶対アドレスに変換していた。このプリフイク
ス変換機構はハードウエア固定領域を各プロセツ
サ固有の領域にマツピングするハードウエア機構
である。
一方、仮想記憶制御方式の計算機では仮想アド
レス（論理アドレス）から実アドレスへのアドレ
ス変換の高速化のために、アドレス変換機構にア
ドレス変換バツフア（TLB）を持つのがある。
従来の仮想記憶制御方式のマルチプロセツサシス
テムにおいても、このアドレス変換バツフア
（TLB）で仮想アドレスを実アドレスに変換した
のち、プリフイクス変換機構によつて実アドレス
を絶対アドレスに変換していた。
レス（論理アドレス）から実アドレスへのアドレ
ス変換の高速化のために、アドレス変換機構にア
ドレス変換バツフア（TLB）を持つのがある。
従来の仮想記憶制御方式のマルチプロセツサシス
テムにおいても、このアドレス変換バツフア
（TLB）で仮想アドレスを実アドレスに変換した
のち、プリフイクス変換機構によつて実アドレス
を絶対アドレスに変換していた。
（発明が解決しようとする課題）
上述したように、毎回、アドレス変換バツフア
（TLB）で仮想アドレスを実アドレスに変換し、
次いでプリフイクス変換機構により実アドレスか
ら絶対アドレスに変換する従来の方式は、シング
ルプロセツサシステムに比べて、アドレス変換に
多くの時間が必要になるという課題があつた。
（TLB）で仮想アドレスを実アドレスに変換し、
次いでプリフイクス変換機構により実アドレスか
ら絶対アドレスに変換する従来の方式は、シング
ルプロセツサシステムに比べて、アドレス変換に
多くの時間が必要になるという課題があつた。
本発明は上記課題に鑑み、仮想記憶制御方式の
マルチプロセツサシステムにおいて、アドレス変
換時間を短縮した中央処理装置を提供することを
目的とする。
マルチプロセツサシステムにおいて、アドレス変
換時間を短縮した中央処理装置を提供することを
目的とする。
（課題を解決するための手段および作用）
上記目的を達成するために、本発明の中央処理
装置は、アドレス変換機構のアドレス変換バツフ
アに仮想アドレスを直接絶対アドレスに変換する
ための変換対を持たせ、仮想アドレスから絶対ア
ドレスへのアドレス変換にかかる時間を短縮し
た。
装置は、アドレス変換機構のアドレス変換バツフ
アに仮想アドレスを直接絶対アドレスに変換する
ための変換対を持たせ、仮想アドレスから絶対ア
ドレスへのアドレス変換にかかる時間を短縮し
た。
（実施例）
第１図は本発明の一実施例の構成を示す図であ
る。
る。
第１図において、１は主記憶装置、２は中央処
理装置、３は複数の中央処理装置や主記憶装置が
接続されたバスである。
理装置、３は複数の中央処理装置や主記憶装置が
接続されたバスである。
主記憶装置１は、仮想アドレスを実アドレスに
変換するためのセグメントテーブル１１、ページ
テーブル１２を持つ。中央処理装置２は、主記憶
装置１からバス３を介して送られてくるデータを
格納するデータバツフアレジスタ２１、プリフイ
クスレジスタを持ち実アドレスから絶対アドレス
を求めるプリフイクス変換機構２２、アドレス変
換バツフア（TLB）を持ち主として仮想アドレ
スから実アドレスを求めるアドレス変換機構２
３、仮想アドレスを保持する仮想アドレスレジス
タ２４、中央処理装置２の制御部２５、プリフイ
クス変換機構２２からの出力またはアドレス変換
機構２３からの出力のいずれか一方を選択してバ
ス３上に出力するデータセレクタ２６を持つ。
変換するためのセグメントテーブル１１、ページ
テーブル１２を持つ。中央処理装置２は、主記憶
装置１からバス３を介して送られてくるデータを
格納するデータバツフアレジスタ２１、プリフイ
クスレジスタを持ち実アドレスから絶対アドレス
を求めるプリフイクス変換機構２２、アドレス変
換バツフア（TLB）を持ち主として仮想アドレ
スから実アドレスを求めるアドレス変換機構２
３、仮想アドレスを保持する仮想アドレスレジス
タ２４、中央処理装置２の制御部２５、プリフイ
クス変換機構２２からの出力またはアドレス変換
機構２３からの出力のいずれか一方を選択してバ
ス３上に出力するデータセレクタ２６を持つ。
次に本実施例の動作を第１図および動作フロー
チヤートである第２図および第３図を参照して説
明する。
チヤートである第２図および第３図を参照して説
明する。
仮想アドレスがバツフアレジスタ２１等から制
御部２５に送られてくると、制御部２５はその仮
想アドレスを仮想アドレスレジスタ２４に送る、
仮想アドレスレジスタ２４は制御部２５から送ら
れてきた仮想アドレスを保持したのち、その仮想
アドレスをアドレス変換機構２３およびプリフイ
クス変換機構２２に送る。（ステツプＳ１）仮想
アドレスはそのアドレスによつて実アドレスへの
アドレス変換が必要か、仮想アドレスをそのまま
実アドレスとするかが決まつている。制御部２５
は送られてきた仮想アドレスのアドレスから、ア
ドレス変換機構２３を動作させるか、プリフイク
ス変換機構２２を動作させるかを判断し、その判
断結果にもとづいてアドレス変換機構２３または
プリフイクス変換機構２２のいずれか一方を動作
させる。また、制御部２５はアドレス変換機構２
３からの出力をバス３上に出力するか、プリフイ
クス変換機構２２からの出力をバス３上に出力す
るかを制御するデータセレクタ２６も制御する
（ステツプＳ２） 仮想アドレスを実アドレスにアドレス変換する
必要があるとき、制御部２５はアドレス変換機構
２３を動作させる。アドレス変換機構２３は制御
部２５の指示により動作を開始し、仮想アドレス
レジスタ２４から送られてきた仮想アドレスを入
力する。アドレス変換機構２３は送られてきた仮
想アドレスを実アドレスに変換する変換対がアド
レス変換バツフア（TLB）に存在するか否かを
調べる。（ステツプＳ３） 仮想アドレスを実アドレスに変換する変換対が
アドレス変換バツフア（TLB）に存在しないと
き、アドレス変換機構２３は仮想アドレスをその
ままデータセレクタ２６に送る。データセレクタ
２６は仮想アドレスを実アドレスにアドレス変換
する必要があるとき、制御部２５によつて、アド
レス変換機構２３からの出力をバス３上に出力す
るよう指示されており、アドレス変換機構２３か
ら送られてきた仮想アドレスをバス３上に出力す
る。バス３上に出力された仮想アドレスは主記憶
装置１に取り込まれ、セグメントテーブル１１お
よびページテーブル１２を用いて、仮想アドレス
から実アドレスへ変換される。（ステツプＳ４）
変換された実アドレスはバス３、データバツフア
レジスタ２１、制御部２５を介してアドレス変換
機構２３に送られる。アドレス変換機構２３はこ
の変換された実アドレスをプリフイクス変換機構
２２に送る。（ステツプＳ５） 実アドレスはそのアドレスによつて、絶対アド
レスへの変換が必要か否かが決まつている。プリ
フイクス変換機構２２は実アドレスのアドレスか
ら、この実アドレスをプリフイクス変換するか否
かを判断する。（ステツプＳ６）プリフイクス変
換機構２２はこの実アドレスに対してプリフイク
ス変換が必要と判断したとき、プリフイクスレジ
スタ等を用いて実アドレスが絶対アドレスへのプ
リフイクス変換を行い、この絶対アドレスをアド
レス変換機構２３に返す。（ステツプＳ７）プリ
フイクス変換機構２２が実アドレスに対するプリ
フイクス変換の必要は無いと判断すれば、プリフ
イクス変換機構２２は送られてきた実アドレスを
そのままアドレス変換機構２３に返す。（ステツ
プＳ８） アドレス変換機構２３プリフイクス変換機構２
２から絶対アドレスが送られてくれば、仮想アド
レスを直接絶対アドレスに変換するための変換対
を作成し、その変換対をアドレス変換バツフア
（TLB）に格納する。（ステツプＳ９）また、ア
ドレス変換機構２３はプリフイクス変換機構２２
から実アドレスが送られてくれば、仮想アドレス
を実アドレスに変換するための変換対を作成し、
その変換対をアドレス変換バツフア（TLB）に
格納する。以後、これら変換対が仮想アドレスか
ら実アドレスへの変換および仮想アドレスから絶
対アドレスへの変換に用いられる。（ステツプＳ
１０） 仮想アドレスを実アドレスに変換する変換対が
アドレス変換バツフア（TLB）に存在するとき、
アドレス変換機構２３はその変換対を用いて送ら
れてきた仮想アドレスを実アドレスに変換する。
アドレス変換機構２３はその変換された実アドレ
スをプリフイクス変換機構２２に送る（ステツプ
Ｓ１１）以下、プリフイクス変換機構２２が上述
したステツプＳ６およびステツプＳ７またはステ
ツプＳ６およびステツプＳ８の動作を行い、また
アドレス変換機構２３が上述したステツプＳ８ま
たはステツプＳ９の動作を行う。
御部２５に送られてくると、制御部２５はその仮
想アドレスを仮想アドレスレジスタ２４に送る、
仮想アドレスレジスタ２４は制御部２５から送ら
れてきた仮想アドレスを保持したのち、その仮想
アドレスをアドレス変換機構２３およびプリフイ
クス変換機構２２に送る。（ステツプＳ１）仮想
アドレスはそのアドレスによつて実アドレスへの
アドレス変換が必要か、仮想アドレスをそのまま
実アドレスとするかが決まつている。制御部２５
は送られてきた仮想アドレスのアドレスから、ア
ドレス変換機構２３を動作させるか、プリフイク
ス変換機構２２を動作させるかを判断し、その判
断結果にもとづいてアドレス変換機構２３または
プリフイクス変換機構２２のいずれか一方を動作
させる。また、制御部２５はアドレス変換機構２
３からの出力をバス３上に出力するか、プリフイ
クス変換機構２２からの出力をバス３上に出力す
るかを制御するデータセレクタ２６も制御する
（ステツプＳ２） 仮想アドレスを実アドレスにアドレス変換する
必要があるとき、制御部２５はアドレス変換機構
２３を動作させる。アドレス変換機構２３は制御
部２５の指示により動作を開始し、仮想アドレス
レジスタ２４から送られてきた仮想アドレスを入
力する。アドレス変換機構２３は送られてきた仮
想アドレスを実アドレスに変換する変換対がアド
レス変換バツフア（TLB）に存在するか否かを
調べる。（ステツプＳ３） 仮想アドレスを実アドレスに変換する変換対が
アドレス変換バツフア（TLB）に存在しないと
き、アドレス変換機構２３は仮想アドレスをその
ままデータセレクタ２６に送る。データセレクタ
２６は仮想アドレスを実アドレスにアドレス変換
する必要があるとき、制御部２５によつて、アド
レス変換機構２３からの出力をバス３上に出力す
るよう指示されており、アドレス変換機構２３か
ら送られてきた仮想アドレスをバス３上に出力す
る。バス３上に出力された仮想アドレスは主記憶
装置１に取り込まれ、セグメントテーブル１１お
よびページテーブル１２を用いて、仮想アドレス
から実アドレスへ変換される。（ステツプＳ４）
変換された実アドレスはバス３、データバツフア
レジスタ２１、制御部２５を介してアドレス変換
機構２３に送られる。アドレス変換機構２３はこ
の変換された実アドレスをプリフイクス変換機構
２２に送る。（ステツプＳ５） 実アドレスはそのアドレスによつて、絶対アド
レスへの変換が必要か否かが決まつている。プリ
フイクス変換機構２２は実アドレスのアドレスか
ら、この実アドレスをプリフイクス変換するか否
かを判断する。（ステツプＳ６）プリフイクス変
換機構２２はこの実アドレスに対してプリフイク
ス変換が必要と判断したとき、プリフイクスレジ
スタ等を用いて実アドレスが絶対アドレスへのプ
リフイクス変換を行い、この絶対アドレスをアド
レス変換機構２３に返す。（ステツプＳ７）プリ
フイクス変換機構２２が実アドレスに対するプリ
フイクス変換の必要は無いと判断すれば、プリフ
イクス変換機構２２は送られてきた実アドレスを
そのままアドレス変換機構２３に返す。（ステツ
プＳ８） アドレス変換機構２３プリフイクス変換機構２
２から絶対アドレスが送られてくれば、仮想アド
レスを直接絶対アドレスに変換するための変換対
を作成し、その変換対をアドレス変換バツフア
（TLB）に格納する。（ステツプＳ９）また、ア
ドレス変換機構２３はプリフイクス変換機構２２
から実アドレスが送られてくれば、仮想アドレス
を実アドレスに変換するための変換対を作成し、
その変換対をアドレス変換バツフア（TLB）に
格納する。以後、これら変換対が仮想アドレスか
ら実アドレスへの変換および仮想アドレスから絶
対アドレスへの変換に用いられる。（ステツプＳ
１０） 仮想アドレスを実アドレスに変換する変換対が
アドレス変換バツフア（TLB）に存在するとき、
アドレス変換機構２３はその変換対を用いて送ら
れてきた仮想アドレスを実アドレスに変換する。
アドレス変換機構２３はその変換された実アドレ
スをプリフイクス変換機構２２に送る（ステツプ
Ｓ１１）以下、プリフイクス変換機構２２が上述
したステツプＳ６およびステツプＳ７またはステ
ツプＳ６およびステツプＳ８の動作を行い、また
アドレス変換機構２３が上述したステツプＳ８ま
たはステツプＳ９の動作を行う。
仮想アドレスを実アドレスに変換する必要が無
いとき、制御部２５はプリフイクス変換機構２２
を動作させる。プリフイクス変換機構２２は制御
部２５の指示により動作を開始し、仮想アドレス
レジスタ２４から送られてきた仮想アドレスを入
力する。プリフイクス変換機構２２はこの仮想ア
ドレスをそのまま実アドレスとして置換え、この
実アドレスを絶対アドレスに変換する必要がある
か否かを判断する。（ステツプＳ１２）実アドレ
スを絶対アドレスに変換する必要があると判断し
たとき、プリフイクス変換機構２２はプリフイク
スレジスタ等を用い、実アドレスを絶対アドレス
に変換する。変換された絶対アドレスはデータセ
レクタ２６に送られる。（ステツプＳ１３）実ア
ドレスを絶対アドレスに変換する必要が無いと判
断したとき、プリフイクス変換機構２２は実アド
レスをそのままデータセレクタ２６に送る。プリ
フイクス変換機構２２を動作させるとき、制御部
２５はデータセレクタ２６に対して、プリフイク
ス変換機構２２からの出力をバス３上に出力する
よう指示されている。データセレクタ２６は制御
部２５の指示にしたがい、プリフイクス変換機構
２２から出力された実アドレスをバス３上に出力
し、主記憶装置１に実アドレスが与えられる。
（ステツプＳ１４） 以後、アドレス変換バツフア（TLB）に絶対
アドレスへの変換対が格納された仮想アドレスを
アドレス変換するときは、アドレス変換機構２３
がそのアドレス変換バツフア（TLB）に格納さ
れた、仮想アドレスから直接絶対アドレスを求め
るための変換対を用いてアドレス変換を行う。
いとき、制御部２５はプリフイクス変換機構２２
を動作させる。プリフイクス変換機構２２は制御
部２５の指示により動作を開始し、仮想アドレス
レジスタ２４から送られてきた仮想アドレスを入
力する。プリフイクス変換機構２２はこの仮想ア
ドレスをそのまま実アドレスとして置換え、この
実アドレスを絶対アドレスに変換する必要がある
か否かを判断する。（ステツプＳ１２）実アドレ
スを絶対アドレスに変換する必要があると判断し
たとき、プリフイクス変換機構２２はプリフイク
スレジスタ等を用い、実アドレスを絶対アドレス
に変換する。変換された絶対アドレスはデータセ
レクタ２６に送られる。（ステツプＳ１３）実ア
ドレスを絶対アドレスに変換する必要が無いと判
断したとき、プリフイクス変換機構２２は実アド
レスをそのままデータセレクタ２６に送る。プリ
フイクス変換機構２２を動作させるとき、制御部
２５はデータセレクタ２６に対して、プリフイク
ス変換機構２２からの出力をバス３上に出力する
よう指示されている。データセレクタ２６は制御
部２５の指示にしたがい、プリフイクス変換機構
２２から出力された実アドレスをバス３上に出力
し、主記憶装置１に実アドレスが与えられる。
（ステツプＳ１４） 以後、アドレス変換バツフア（TLB）に絶対
アドレスへの変換対が格納された仮想アドレスを
アドレス変換するときは、アドレス変換機構２３
がそのアドレス変換バツフア（TLB）に格納さ
れた、仮想アドレスから直接絶対アドレスを求め
るための変換対を用いてアドレス変換を行う。
本発明によれば、仮想アドレスから直接絶対ア
ドレスを求めるための変換対がアドレス変換バツ
フア（TLB）に格納されるので、仮想アドレス
を絶対アドレスに変換するときは、この変換対を
用いることができ、仮想アドレスから直接絶対ア
ドレスを求めるアドレス変換の時間が短縮でき
る。
ドレスを求めるための変換対がアドレス変換バツ
フア（TLB）に格納されるので、仮想アドレス
を絶対アドレスに変換するときは、この変換対を
用いることができ、仮想アドレスから直接絶対ア
ドレスを求めるアドレス変換の時間が短縮でき
る。
第１図は本発明の一実施例の構成を示す図、第
２図および第３図は動作フローチヤートである。 １……主記憶装置、２……中央処理装置、２２
……プリフイクス変換機構、２３……アドレス変
換機構、２５……制御部、２６……データセレク
タ。
２図および第３図は動作フローチヤートである。 １……主記憶装置、２……中央処理装置、２２
……プリフイクス変換機構、２３……アドレス変
換機構、２５……制御部、２６……データセレク
タ。
Claims (1)
- 【特許請求の範囲】 １ 仮想記憶制御方式の主記憶装置を共有するマ
ルチプロセツサシステムにおける中央処理装置で
あつて、 仮想アドレスから実アドレスへの変換対および
その得られた実アドレスからさらに絶対アドレス
への変換が必要なときに、仮想アドレスから直接
絶対アドレスを求める変換対が格納されたアドレ
ス変換バツフアを持ち、仮想アドレスから実アド
レスへの変換および仮想アドレスから絶対アドレ
スへの変換を行うアドレス変換機構と、 仮想アドレスから実アドレスへの変換が不要な
ときに、仮想アドレスから必要に応じて直接絶対
アドレスへの変換をを行うプリフイクス変換機構
と、 前記アドレス変換機構または前記プリフイクス
変換機構の出力を選択的に前記主記憶装置に出力
するデータセレクタとを備えたことを特徴とする
中央処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116120A JPS608971A (ja) | 1983-06-29 | 1983-06-29 | 中央処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58116120A JPS608971A (ja) | 1983-06-29 | 1983-06-29 | 中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS608971A JPS608971A (ja) | 1985-01-17 |
| JPH0118465B2 true JPH0118465B2 (ja) | 1989-04-05 |
Family
ID=14679186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58116120A Granted JPS608971A (ja) | 1983-06-29 | 1983-06-29 | 中央処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS608971A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9058292B2 (en) * | 2004-12-29 | 2015-06-16 | Intel Corporation | System and method for one step address translation of graphics addresses in virtualization |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT976393B (it) * | 1972-03-31 | 1974-08-20 | Ibm | Sistema multielaboratore perfezionato |
| JPS52120728A (en) * | 1976-04-05 | 1977-10-11 | Agency Of Ind Science & Technol | Sharing data control system of poly processor system |
| US4456954A (en) * | 1981-06-15 | 1984-06-26 | International Business Machines Corporation | Virtual machine system with guest architecture emulation using hardware TLB's for plural level address translations |
-
1983
- 1983-06-29 JP JP58116120A patent/JPS608971A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS608971A (ja) | 1985-01-17 |
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