JPH0812640B2 - アドレス変換方法および装置 - Google Patents
アドレス変換方法および装置Info
- Publication number
- JPH0812640B2 JPH0812640B2 JP61117290A JP11729086A JPH0812640B2 JP H0812640 B2 JPH0812640 B2 JP H0812640B2 JP 61117290 A JP61117290 A JP 61117290A JP 11729086 A JP11729086 A JP 11729086A JP H0812640 B2 JPH0812640 B2 JP H0812640B2
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- tlb
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、仮想記憶装置を備える計算機システムに係
り、特に実記憶装置を有効に利用するのに好適なアドレ
ス変換方式に関する。
り、特に実記憶装置を有効に利用するのに好適なアドレ
ス変換方式に関する。
従来のアドレス変換の代表的な方式の一つ、セグメン
トテーブルおよびページテーブルノ２つのアドレス変換
テーブルにより、仮想アドレスから実アドレスへの変換
を行うものであつた。〔例えばマニユアル「HITAC Ｍ
シリーズ処理装置（日立製作所製）M/EAモード」8080−
２−083pp.47〜53〕この方式は、実記憶の効率的な利用
に対して特に優れており、例えば、参照される可能性の
薄いページはページテーブルの実ページ不在ビツトをオ
ンにすることにより、動的に実ページを実記憶装置から
削除可能とし、さらに、参照する可能性の薄いセグメン
トに対しては、セグメントテーブルのセグメント不在ビ
ツトをオンにすることにより、動的にページテーブルを
実記憶から削除可能としている。
トテーブルおよびページテーブルノ２つのアドレス変換
テーブルにより、仮想アドレスから実アドレスへの変換
を行うものであつた。〔例えばマニユアル「HITAC Ｍ
シリーズ処理装置（日立製作所製）M/EAモード」8080−
２−083pp.47〜53〕この方式は、実記憶の効率的な利用
に対して特に優れており、例えば、参照される可能性の
薄いページはページテーブルの実ページ不在ビツトをオ
ンにすることにより、動的に実ページを実記憶装置から
削除可能とし、さらに、参照する可能性の薄いセグメン
トに対しては、セグメントテーブルのセグメント不在ビ
ツトをオンにすることにより、動的にページテーブルを
実記憶から削除可能としている。
ところが、近年ハードウェアおよび計算機アーキテク
チャの発達により実記憶装置および仮想記憶装置の容量
は飛躍的に増大し、数GB（ギガバイト:Giga Byte）乃至
数百GBに拡張する傾向にある。これに対してページサイ
ズは従来のままであるため、ページ数の増加により、ア
ドレス変換テーブルのメモリ容量や検索等に要するプロ
セッサ時間などの記憶装置の管理コストは急激に増加す
る。特に、巨大な記憶領域を要求するジョブに対して従
来と同じページ単位のメモリ割り付けを行っていたので
は、変換テーブルに要するメモリ容量は巨大なものにな
る。
チャの発達により実記憶装置および仮想記憶装置の容量
は飛躍的に増大し、数GB（ギガバイト:Giga Byte）乃至
数百GBに拡張する傾向にある。これに対してページサイ
ズは従来のままであるため、ページ数の増加により、ア
ドレス変換テーブルのメモリ容量や検索等に要するプロ
セッサ時間などの記憶装置の管理コストは急激に増加す
る。特に、巨大な記憶領域を要求するジョブに対して従
来と同じページ単位のメモリ割り付けを行っていたので
は、変換テーブルに要するメモリ容量は巨大なものにな
る。
ページサイズを拡大することにより、これらの管理コ
ストは低減する。しかし、その一方でメモリの断片化に
よりメモリ利用効率が低下する。さらに、既存のソフト
ウェア、特にオペレーティング・システムの互換性を考
慮すると、ページサイズを変更することは容易ではな
い。
ストは低減する。しかし、その一方でメモリの断片化に
よりメモリ利用効率が低下する。さらに、既存のソフト
ウェア、特にオペレーティング・システムの互換性を考
慮すると、ページサイズを変更することは容易ではな
い。
本発明の目的は、従来との互換性を維持しつつ、前述
の管理コストを削減することによって記憶装置の有効利
用を図り、ジョブの多重度およびシステムのスループッ
トを向上させることにある。
の管理コストを削減することによって記憶装置の有効利
用を図り、ジョブの多重度およびシステムのスループッ
トを向上させることにある。
上記目的を達成するため、本発明では、実記憶装置中
の連続する領域を割り当てられたセグメントに対して、
セグメントテーブルおよびセグメント内変位から直接実
アドレスを生成し、ページテーブルを省略する。
の連続する領域を割り当てられたセグメントに対して、
セグメントテーブルおよびセグメント内変位から直接実
アドレスを生成し、ページテーブルを省略する。
このような仮想記憶情報システムにおいてさらに、ペ
ージを単位とする従来のアドレス変換と上述のセグメン
ト単位のアドレス変位の両方を同時に扱えるようにする
ため、本発明では望ましくはセグメントテーブルエント
リにページテーブルを使用しない旨を表わすＥビットを
設け、セグメント単位に２つのアドレス変換方式を切り
換えられるようにする。すなわち、アドレス変換時に、
仮想アドレスに対応するセグメントテーブルエントリ内
のＥビットがオンならば、該エントリ内のアドレスとセ
グメント内変位から実アドレスを生成する。そして、Ｅ
ビットがオフならば、従来どおりページテーブルを用い
て実アドレスを生成する。
ージを単位とする従来のアドレス変換と上述のセグメン
ト単位のアドレス変位の両方を同時に扱えるようにする
ため、本発明では望ましくはセグメントテーブルエント
リにページテーブルを使用しない旨を表わすＥビットを
設け、セグメント単位に２つのアドレス変換方式を切り
換えられるようにする。すなわち、アドレス変換時に、
仮想アドレスに対応するセグメントテーブルエントリ内
のＥビットがオンならば、該エントリ内のアドレスとセ
グメント内変位から実アドレスを生成する。そして、Ｅ
ビットがオフならば、従来どおりページテーブルを用い
て実アドレスを生成する。
本発明によれば、セグメントサイズの連続する実記憶
装置を割り当てる場合、ページテーブルが不要となるの
で、実記憶装置を有効に利用することができ、ジヨブの
多重度およびシステムのスループツトを向上させること
ができる。
装置を割り当てる場合、ページテーブルが不要となるの
で、実記憶装置を有効に利用することができ、ジヨブの
多重度およびシステムのスループツトを向上させること
ができる。
また、セグメント毎にセグメント単位のアドレス変換
と従来のページ単位のアドレス変換を切り換えられるの
で、１つのジョブにおいて両方のアドレス変換を同時に
扱え、既存のプログラムの互換性を維持することができ
る。
と従来のページ単位のアドレス変換を切り換えられるの
で、１つのジョブにおいて両方のアドレス変換を同時に
扱え、既存のプログラムの互換性を維持することができ
る。
以下図面に従つて本発明を詳細に説明する。第３図
は、本発明の計算機システムにおける位置付けを表した
ものである。命令実行時CPU10は命令アドレスまたはオ
ペランド・アドレスを論理アドレス・レジスタLAR11に
セツトする。このアドレスを動的アドレス変換機構DAT2
0により実アドレスに変換し、得られた実アドレスを実
記憶制御装置SCU30に送ることにより、実記憶装置MS40
より対応するデータを得る。
は、本発明の計算機システムにおける位置付けを表した
ものである。命令実行時CPU10は命令アドレスまたはオ
ペランド・アドレスを論理アドレス・レジスタLAR11に
セツトする。このアドレスを動的アドレス変換機構DAT2
0により実アドレスに変換し、得られた実アドレスを実
記憶制御装置SCU30に送ることにより、実記憶装置MS40
より対応するデータを得る。
DAT20は一般にアドレス変換テーブルに基づいて論理
アドレスを実アドレスに変換するアドレス変換機構22と
変換の高速化を目的とした連想記憶装置TLB21からな
る。本発明はこのDATに関するものである。
アドレスを実アドレスに変換するアドレス変換機構22と
変換の高速化を目的とした連想記憶装置TLB21からな
る。本発明はこのDATに関するものである。
第２図は仮想記憶装置VS50と実記憶装置MS40および両
者の対応付けを行うアドレス変換テーブルについて示し
たものである。アドレス変換テーブルは、当該仮想記憶
空間のセグメントテーブルを指すセグメントテーブルオ
リジン・レジスタSTOR12とセグメントテーブルSGT221お
よびセグメントテーブルのエントリが指すベージテーブ
ルPGT222からなる。SGT221のエントリにはセグメント単
位のアドレス変換を行うか否かの情報を表すＥビツトを
設ける。Ｅビツトが０（オフ）のときは、当該エントリ
に対応するセグメントはページ単位に実記憶装置が割り
当てられており、従来のページテーブルを索引するペー
ジ単位のアドレス変換を行う。Ｅビツトが１（オン）の
ときには、当該エントリに対応するセグメントはセグメ
ント単位に実記憶装置が割り当てられておりページテー
ブルを使わず直接MS40の実セグメント41にマツピングす
る。これにより、Ｅビツトがオンであるセグメントのペ
ージテーブルを省略できる。変換テーブルはMS40上に置
かれるため、本発明により実記憶装置のオーバヘツドを
軽減できる。さらに、アドレス変換テーブルは１度しか
参照しないため、変換に要する処理オーバヘツドを減少
できる。
者の対応付けを行うアドレス変換テーブルについて示し
たものである。アドレス変換テーブルは、当該仮想記憶
空間のセグメントテーブルを指すセグメントテーブルオ
リジン・レジスタSTOR12とセグメントテーブルSGT221お
よびセグメントテーブルのエントリが指すベージテーブ
ルPGT222からなる。SGT221のエントリにはセグメント単
位のアドレス変換を行うか否かの情報を表すＥビツトを
設ける。Ｅビツトが０（オフ）のときは、当該エントリ
に対応するセグメントはページ単位に実記憶装置が割り
当てられており、従来のページテーブルを索引するペー
ジ単位のアドレス変換を行う。Ｅビツトが１（オン）の
ときには、当該エントリに対応するセグメントはセグメ
ント単位に実記憶装置が割り当てられておりページテー
ブルを使わず直接MS40の実セグメント41にマツピングす
る。これにより、Ｅビツトがオンであるセグメントのペ
ージテーブルを省略できる。変換テーブルはMS40上に置
かれるため、本発明により実記憶装置のオーバヘツドを
軽減できる。さらに、アドレス変換テーブルは１度しか
参照しないため、変換に要する処理オーバヘツドを減少
できる。
次に、アドレス変換テーブルによるアドレス変換方式
について説明する。第６図は、アドレス変換に必要なレ
ジスタを、第１図は変換の流れを示したものである。論
理アドレスはLARにセツトされるが、セグメント単位に
変換するときと、ページ単位に変換するときとでは、そ
のフイールドの意味が異なる。第６図（ａ）はページを
変換の単位としたときのLARフイールドの意味である。L
ARの上位からセグメント番号Ｓ＃111、ページ番号Ｐ＃1
12およびページ内変位DP113の各フイールドに分かれて
いる。一方、セグメントを単位とするときのLARフイー
ルドは同図（ｂ′）のようになり、その意味は、最上位
はセグメント番号であり、下位はセグメント内変位DS11
4である。セグメントテーブルエントリは同図（ｃ）に
示すようなフイールドを持ち、アドレスPGTA221−ａと
Ｅビツト221−ｂからなる。PGTA221−ａの内容は、Ｅビ
ット221−ｂが０（オフ）のときには対応するページテ
ーブルのアドレスであり、Ｅビット221−ｂが１（オ
ン）のときには対応する実セグメントのアドレスであ
る。また、ページテーブルエントリ同図（ｄ）は、実ペ
ージアドレスRPGA222−ａを持つ。
について説明する。第６図は、アドレス変換に必要なレ
ジスタを、第１図は変換の流れを示したものである。論
理アドレスはLARにセツトされるが、セグメント単位に
変換するときと、ページ単位に変換するときとでは、そ
のフイールドの意味が異なる。第６図（ａ）はページを
変換の単位としたときのLARフイールドの意味である。L
ARの上位からセグメント番号Ｓ＃111、ページ番号Ｐ＃1
12およびページ内変位DP113の各フイールドに分かれて
いる。一方、セグメントを単位とするときのLARフイー
ルドは同図（ｂ′）のようになり、その意味は、最上位
はセグメント番号であり、下位はセグメント内変位DS11
4である。セグメントテーブルエントリは同図（ｃ）に
示すようなフイールドを持ち、アドレスPGTA221−ａと
Ｅビツト221−ｂからなる。PGTA221−ａの内容は、Ｅビ
ット221−ｂが０（オフ）のときには対応するページテ
ーブルのアドレスであり、Ｅビット221−ｂが１（オ
ン）のときには対応する実セグメントのアドレスであ
る。また、ページテーブルエントリ同図（ｄ）は、実ペ
ージアドレスRPGA222−ａを持つ。
次に、アドレス変換の流れについて第１図に示す。ア
ドレス変換を行う要求が発生したとき、まず、223−ａ
においてSTOR12からセグメントテーブルの先頭アドレス
を求め、これにＳ＃111にセグメントテーブルエントリ
のサイズを乗じた値を加えることにより、対応するセグ
メントテーブルエントリの実アドレスを求める。この実
アドレスをSCU30に与えることにより、セグメントテー
ブルエントリを求める。次に223−ｂにおいてセグメン
トテーブルエントリのＥビツトを調べ、０（オフ）なら
ば223−ｃの処理を行う。223−ｃでは、ページ単位のア
ドレス変換を行うため、PGTA221−ａとＰ＃112にページ
テーブルエントリサイズを乗じた値を加えることによ
り、対応するページテーブルエントリの実アドレスを求
める。このアドレスをSCU30に与えることにより、ペー
ジテーブルエントリを求める。そして、223−ｄにおい
てRPGA222−ａとDPを加えることにより実アドレスを求
める。
ドレス変換を行う要求が発生したとき、まず、223−ａ
においてSTOR12からセグメントテーブルの先頭アドレス
を求め、これにＳ＃111にセグメントテーブルエントリ
のサイズを乗じた値を加えることにより、対応するセグ
メントテーブルエントリの実アドレスを求める。この実
アドレスをSCU30に与えることにより、セグメントテー
ブルエントリを求める。次に223−ｂにおいてセグメン
トテーブルエントリのＥビツトを調べ、０（オフ）なら
ば223−ｃの処理を行う。223−ｃでは、ページ単位のア
ドレス変換を行うため、PGTA221−ａとＰ＃112にページ
テーブルエントリサイズを乗じた値を加えることによ
り、対応するページテーブルエントリの実アドレスを求
める。このアドレスをSCU30に与えることにより、ペー
ジテーブルエントリを求める。そして、223−ｄにおい
てRPGA222−ａとDPを加えることにより実アドレスを求
める。
一方223−ｂの処理においてＥビツトが１（オン）な
らば、223−ｅの処理を行う。223−ｅでは、セグメント
テーブルエントリのPGTA221−ａとセグメント内変位DS1
14を加えることにより実アドレスを求める。
らば、223−ｅの処理を行う。223−ｅでは、セグメント
テーブルエントリのPGTA221−ａとセグメント内変位DS1
14を加えることにより実アドレスを求める。
次に、ＥビツトをサポートするためのTLBの構成につ
いて説明する。第４図は、ＥビツトサポートするTLBの
構成の一例を示したものである。TLB21はSTOR12と論理
アドレスLARのセグメント番号Ｓ＃とページ番号Ｐ＃を
入力することにより、実アドレスRAを出力する。TLBの
各エントリにはＥビツトを設けておく。TLB索引時、Ｅ
ビツトが０（オフ）ならば論理積回路221−ｂがアクテ
イブとなり、ページ内変位DPが加算器212への入力とな
りTLBの出力であるRAが加えられ、実アドレスが生成さ
れる。
いて説明する。第４図は、ＥビツトサポートするTLBの
構成の一例を示したものである。TLB21はSTOR12と論理
アドレスLARのセグメント番号Ｓ＃とページ番号Ｐ＃を
入力することにより、実アドレスRAを出力する。TLBの
各エントリにはＥビツトを設けておく。TLB索引時、Ｅ
ビツトが０（オフ）ならば論理積回路221−ｂがアクテ
イブとなり、ページ内変位DPが加算器212への入力とな
りTLBの出力であるRAが加えられ、実アドレスが生成さ
れる。
一方Ｅビツトが１（オン）のとき、論理積回路221−
ａがアクテイブとなり、論理アドレスのＰ＃およびDPフ
ィールドを各々上位部および下位部とするセグメント内
変位が加算器212への入力となり、TLBの出力であるRAと
加えられ実アドレスが生成される。
ａがアクテイブとなり、論理アドレスのＰ＃およびDPフ
ィールドを各々上位部および下位部とするセグメント内
変位が加算器212への入力となり、TLBの出力であるRAと
加えられ実アドレスが生成される。
TLBに対応するエントリがない場合は、変換テーブル
によるアドレス変換要求23がオンとなり、上述した変換
テーブルによるアドレス変換が行われる。この変換が終
了すると、セグメントテーブルエントリとページテーブ
ルエントリの情報をTLBにセツトする。実アドレスフイ
ールドには、Ｅビツトが０（オフ）のときには、RPGA22
2−ａを、１（オン）のときには、PGTA221−ａをセツト
する。
によるアドレス変換要求23がオンとなり、上述した変換
テーブルによるアドレス変換が行われる。この変換が終
了すると、セグメントテーブルエントリとページテーブ
ルエントリの情報をTLBにセツトする。実アドレスフイ
ールドには、Ｅビツトが０（オフ）のときには、RPGA22
2−ａを、１（オン）のときには、PGTA221−ａをセツト
する。
ところで、第４図に示したTLBの構成ではエントリが
ページ単位であるため、セグメント単位の割り当てにお
いても、無駄にエントリが使われてしまう。そこで、セ
グメント単位とページ単位の２つのTLBを設けることに
よりこの問題を解決する。第５図は、このTLBの構成を
示したものである。TLB21−ａはエントリがページ単位
であり、またTLB21−ｂはエントリがセグメント単位で
ある。TLB21−ａの入力は、STOR2と論理アドレス11のセ
グメント番号Ｓ＃とページ番号Ｐ＃であり、出力RAは実
ページアドレスである。入力とマツチしたエントリがあ
つた場合、TLB21−ａの出力RAとページ内変位DPは、加
算器212−ａの入力となり実アドレスが生成される。
ページ単位であるため、セグメント単位の割り当てにお
いても、無駄にエントリが使われてしまう。そこで、セ
グメント単位とページ単位の２つのTLBを設けることに
よりこの問題を解決する。第５図は、このTLBの構成を
示したものである。TLB21−ａはエントリがページ単位
であり、またTLB21−ｂはエントリがセグメント単位で
ある。TLB21−ａの入力は、STOR2と論理アドレス11のセ
グメント番号Ｓ＃とページ番号Ｐ＃であり、出力RAは実
ページアドレスである。入力とマツチしたエントリがあ
つた場合、TLB21−ａの出力RAとページ内変位DPは、加
算器212−ａの入力となり実アドレスが生成される。
一方、TLB21−ｂのエントリとマツチした入力があつ
た場合は、TLB21−ｂの出力RAと論理アドレスLAR11のＰ
＃およびDPフィールドを各々上位部および下位部とする
セグメント内変位は、加算器212−ｂへの入力となり、
実アドレスが生成される。
た場合は、TLB21−ｂの出力RAと論理アドレスLAR11のＰ
＃およびDPフィールドを各々上位部および下位部とする
セグメント内変位は、加算器212−ｂへの入力となり、
実アドレスが生成される。
いずれのTLBにもマツチしない論理アドレスがあつた
場合には、論理積回路231がオンとなりアドレス変換テ
ーブルによる変換要求23をオンとする。アドレス変換テ
ーブルによる変換は上述したとうりである。この変換の
完了後、セグメントテーブルエントリとページテーブル
エントリの情報をTLBにセツトする。ただし、Ｅビツト
が１（オン）である場合には、論理積回路241−ｂがオ
ンとなり、TLB21−ｂだけに情報がセツトされる。ま
た、Ｅビツトが０（オフ）の場合には、論理積回路241
−ａがオンとなり、TLB21−ａだけに情報がセツトされ
る。このようにすることにより、両方のTLBのエントリ
に重複がないことを保証する。
場合には、論理積回路231がオンとなりアドレス変換テ
ーブルによる変換要求23をオンとする。アドレス変換テ
ーブルによる変換は上述したとうりである。この変換の
完了後、セグメントテーブルエントリとページテーブル
エントリの情報をTLBにセツトする。ただし、Ｅビツト
が１（オン）である場合には、論理積回路241−ｂがオ
ンとなり、TLB21−ｂだけに情報がセツトされる。ま
た、Ｅビツトが０（オフ）の場合には、論理積回路241
−ａがオンとなり、TLB21−ａだけに情報がセツトされ
る。このようにすることにより、両方のTLBのエントリ
に重複がないことを保証する。
ページテーブルの削除による効果を以下に説明する。
セグメントの大きさを1MB、ページの大きさを4KB、１ペ
ージテーブルエントリの大きさを16Bとすれば、１セグ
メントあたり4KBのページテーブルが必要となる。い
ま、ジヨブの仮想記憶領域をＳ（MB）、ジヨブの多重度
をｎ、実記憶装置の大きさをＭ（MB）とし、簡単化のた
めページング、スワツピングは無視して全仮想記憶領域
に実記憶装置が割り当てられているとすれば、（S/256
＋Ｓ）・ｎ＝Ｍ、即ちＳ・ｎ＝256/257・Ｍとなる。ペ
ージテーブルがなければ、Ｓ・ｎ＝Ｍとなるので、本発
明によりM/257の大きさの実記憶装置が有効利用でき
る。即ち、Ｍが257GBの大きさであれば、1GBの仮想記憶
領域を持つジヨブを実記憶装置上に１つ置くことが可能
となる。実記憶装置の大きさＭは今後飛躍的に拡大する
ことが予想されるため、本発明による実記憶装置の有効
利用はジヨブの多重度、システムのスループツト向上の
効果は大きくなる。
セグメントの大きさを1MB、ページの大きさを4KB、１ペ
ージテーブルエントリの大きさを16Bとすれば、１セグ
メントあたり4KBのページテーブルが必要となる。い
ま、ジヨブの仮想記憶領域をＳ（MB）、ジヨブの多重度
をｎ、実記憶装置の大きさをＭ（MB）とし、簡単化のた
めページング、スワツピングは無視して全仮想記憶領域
に実記憶装置が割り当てられているとすれば、（S/256
＋Ｓ）・ｎ＝Ｍ、即ちＳ・ｎ＝256/257・Ｍとなる。ペ
ージテーブルがなければ、Ｓ・ｎ＝Ｍとなるので、本発
明によりM/257の大きさの実記憶装置が有効利用でき
る。即ち、Ｍが257GBの大きさであれば、1GBの仮想記憶
領域を持つジヨブを実記憶装置上に１つ置くことが可能
となる。実記憶装置の大きさＭは今後飛躍的に拡大する
ことが予想されるため、本発明による実記憶装置の有効
利用はジヨブの多重度、システムのスループツト向上の
効果は大きくなる。
本発明によれば、セグメントサイズの連続する実記憶
装置が割り当てられたセグメントに対してページテーブ
ルを省略するので、実記憶装置を有効に利用することが
でき、ジョブの多重度およびシステムのスループットを
向上させることができる。
装置が割り当てられたセグメントに対してページテーブ
ルを省略するので、実記憶装置を有効に利用することが
でき、ジョブの多重度およびシステムのスループットを
向上させることができる。
第１図は本発明の変換方式の一実施例を示す処理フロー
図、第２図はアドレス変換テーブルの構成図、第３図は
本発明の位置づけを説明するブロツク図、第４図，第５
図はＥビツトをサポートしたTLBの構成例を示すブロツ
ク図、第６図はアドレス変換に必要とされるレジスタの
内容を例示する説明図である。 10……CPU、11……論理アドレスレジスタ、12……セグ
メントテーブルオリジン・レジスタ、20……動的アドレ
ス変換機構、21……TLB、22……変換テーブルによるア
ドレス変換、30……記憶制御装置、40……実記憶装置、
50……仮想記憶装置、41……実セグメント、42……実ペ
ージ、51……仮想セグメント、52……仮想ページ、221
……セグメントテーブル、222……ページテーブル。
図、第２図はアドレス変換テーブルの構成図、第３図は
本発明の位置づけを説明するブロツク図、第４図，第５
図はＥビツトをサポートしたTLBの構成例を示すブロツ
ク図、第６図はアドレス変換に必要とされるレジスタの
内容を例示する説明図である。 10……CPU、11……論理アドレスレジスタ、12……セグ
メントテーブルオリジン・レジスタ、20……動的アドレ
ス変換機構、21……TLB、22……変換テーブルによるア
ドレス変換、30……記憶制御装置、40……実記憶装置、
50……仮想記憶装置、41……実セグメント、42……実ペ
ージ、51……仮想セグメント、52……仮想ページ、221
……セグメントテーブル、222……ページテーブル。
Claims (7)
- 【請求項１】複数のページからなるセグメントと、複数
の前記セグメントからなる仮想記憶空間を実記憶装置上
に構成し、前記仮想記憶空間に対応するセグメントテー
ブルと、前記セグメントに対応するページテーブルとを
用いて、仮想アドレスから実アドレスへのアドレス変換
を行う仮想記憶情報処理システムにおいて、 前記仮想アドレスが属するセグメントに対するアドレス
変換単位がセグメント単位かページ単位かを選択し、 選択結果がセグメント単位の場合、前記セグメントテー
ブルの前記セグメントに対応するエントリに指定された
アドレスと前記仮想アドレスの前記セグメント内の変位
から実アドレスを生成し、 選択結果がページ単位の場合、前記セグメントに対応す
る前記ページテーブルのアドレスを前記セグメントテー
ブルの前記セグメントに対応するエントリから求め、前
記ページテーブルの前記仮想アドレスが属するページに
対応するエントリに指定されたアドレスと前記仮想アド
レスの前記ページ内の変位から実アドレスを生成するこ
とを特徴とするアドレス変換方法。 - 【請求項２】第１項記載のアドレス変換方法において、
前記アドレス変換単位を選択するステップで、前記セグ
メントテーブルのエントリに記憶された情報に基づいて
アドレス変換単位を選択することを特徴とするアドレス
変換方法。 - 【請求項３】第１項記載のアドレス変換方法において、
前記セグメントテーブルと前記ページテーブルとを用い
て仮想アドレスから実アドレスへのアドレス変換を行う
前に、 アドレス変換バッファ（TLB）中に前記仮想アドレスに
対応するTLBエントリを求め、 前記仮想アドレスが属するセグメントに対するアドレス
変換単位がセグメント単位かページ単位かを選択し、 選択結果がセグメント単位の場合、前記仮想アドレスの
前記セグメント内の変位と前記TLBエントリ中の実アド
レスとから前記仮想アドレスの実アドレスを生成し、 選択結果がページ単位の場合、前記仮想アドレスの前記
ページ内の変位と前記TLBエントリ中の実アドレスとか
ら前記仮想アドレスの実アドレスを生成することを特徴
とするアドレス変換方法。 - 【請求項４】第３項記載のアドレス変換方法において、 前記TLBを用いたアドレス変換時に前記アドレス変換単
位を選択するステップで、前記TLBエントリに記憶され
た情報に基づいてアドレス変換単位を選択することを特
徴とするアドレス変換方法。 - 【請求項５】第１項記載のアドレス変換方法において、
前記仮想記憶情報処理システムは、アドレス変換バッフ
ァ（TLB）として前記セグメント単位のアドレス変換を
行う仮想アドレスと実アドレスの対応を置く第１のTLB
と、前記ページ単位のアドレス変換を行う仮想アドレス
と実アドレスの対応のみを置く第２のTLBを有し、 前記セグメントテーブルと前記ページテーブルとを用い
て仮想アドレスから実アドレスへのアドレス変換を行う
前に、 前記第１のTLBおよび前記第２のTLB中にアドレス変換対
象の仮想アドレスに対応するTLBエントリを求め、 求めたTLBエントリが前記第１のTLBのエントリの場合、
前記仮想アドレスの前記セグメント内の変位と前記TLB
エントリ中の実アドレスとから前記仮想アドレスの実ア
ドレスを生成し、 求めたTLBエントリが前記第２のTLBのエントリの場合、
前記仮想アドレスの前記ページ内の変位と前記TLBエン
トリ中の実アドレスとから前記仮想アドレスの実アドレ
スを生成することを特徴とするアドレス変換方法。 - 【請求項６】第５項記載のアドレス変換方法において、 前記TLBエントリを求めるステップで該TLBエントリが見
つからない場合、 前記セグメントテーブルと前記ページテーブルとを用い
てアドレス変換を行った後に、 前記アドレス変換単位を選択するステップの結果に応じ
て、前記仮想アドレスが属するセグメントに対するアド
レス変換単位がセグメント単位の場合、前記第１のTLB
に前記セグメントに対応するエントリを登録し、前記仮
想アドレスが属するセグメントに対するアドレス変換単
位がページ単位の場合、前記第２のTLBに前記仮想アド
レスが属するページに対応するエントリを登録すること
を特徴とするアドレス変換方法。 - 【請求項７】複数のページからなるセグメントと、複数
の前記セグメントからなる仮想記憶空間を実記憶装置上
に構成し、仮想記憶空間に対応するセグメントテーブル
と、前記セグメントテーブル内のセグメントテーブルエ
ントリで指定されるページテーブルとを用いて、仮想ア
ドレスから実アドレスを生成するページ単位のアドレス
変換を行う仮想記憶情報処理システムにおいて、前記実
記憶装置中の単一の連続領域を割り当てられた前記セグ
メントに対応する前記セグメントテーブルエントリに前
記連続領域のアドレスを指定する手段と、前記連続領域
を割り当てられたセグメントに対して前記セグメントテ
ーブル中の対応するエントリに指定された前記連続領域
のアドレスと仮想アドレスのセグメント内変位から実ア
ドレスを生成するセグメント単位のアドレス変換を行う
手段を有することを特徴とするアドレス変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117290A JPH0812640B2 (ja) | 1986-05-23 | 1986-05-23 | アドレス変換方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61117290A JPH0812640B2 (ja) | 1986-05-23 | 1986-05-23 | アドレス変換方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62274351A JPS62274351A (ja) | 1987-11-28 |
| JPH0812640B2 true JPH0812640B2 (ja) | 1996-02-07 |
Family
ID=14708088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61117290A Expired - Lifetime JPH0812640B2 (ja) | 1986-05-23 | 1986-05-23 | アドレス変換方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0812640B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2858795B2 (ja) * | 1989-07-14 | 1999-02-17 | 株式会社日立製作所 | 実記憶割り当て方法 |
| JPH04360252A (ja) * | 1991-06-06 | 1992-12-14 | Mitsubishi Electric Corp | 計算機の仮想記憶におけるアドレス変換方式 |
-
1986
- 1986-05-23 JP JP61117290A patent/JPH0812640B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62274351A (ja) | 1987-11-28 |
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