JPH01184949A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH01184949A JPH01184949A JP63008321A JP832188A JPH01184949A JP H01184949 A JPH01184949 A JP H01184949A JP 63008321 A JP63008321 A JP 63008321A JP 832188 A JP832188 A JP 832188A JP H01184949 A JPH01184949 A JP H01184949A
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- JP
- Japan
- Prior art keywords
- gate
- insulating film
- semiconductor device
- manufacturing
- film
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造技術、特に、ＭＯ８形半導
体装置の特性ならびに歩留りの向上に適用して有効な技
術に関するものである。
体装置の特性ならびに歩留りの向上に適用して有効な技
術に関するものである。
Ｍ ＯＳ形スタティックＲＡＭ （以下、５−ＲＡＭと
いう）のメモリセル構造については、例えば、株式会社
サイエンスフォーラム、昭和５８年１−１月２８日発行
、「超ＬＳＩデバイスノ＼ンドブツクＪＰ３０５〜Ｐ３
１３に記載されている。
いう）のメモリセル構造については、例えば、株式会社
サイエンスフォーラム、昭和５８年１−１月２８日発行
、「超ＬＳＩデバイスノ＼ンドブツクＪＰ３０５〜Ｐ３
１３に記載されている。
上記Ｓ −ＲＡ Ｍには、メモリセルの面積を縮小する
ため、ゲート絶縁膜の一部を孔開けしてコンタクト部を
形成し、このコンタクト部を介して二層構造ゲートとシ
リコン基板（以下、単に基板という）の拡散層とを電気
的に接続した構造を有するものがある。
ため、ゲート絶縁膜の一部を孔開けしてコンタクト部を
形成し、このコンタクト部を介して二層構造ゲートとシ
リコン基板（以下、単に基板という）の拡散層とを電気
的に接続した構造を有するものがある。
上記のようなメモリセル構造を有する５−ＲＡＭにおい
ては、従来、下記の製造プロセスによってゲートと拡散
層との接続が行われている。
ては、従来、下記の製造プロセスによってゲートと拡散
層との接続が行われている。
まず、ＬＯＣＯ３法によって、基板の表面の所定個所に
素子分離領域（フィールド酸化膜）を形成した後、この
素子分離領域に囲まれた活性領域の表面にゲート絶縁膜
を形成し、その一部をホトレジスト／エツチングで孔開
けして基板に達するコンタクト部を形成する。
素子分離領域（フィールド酸化膜）を形成した後、この
素子分離領域に囲まれた活性領域の表面にゲート絶縁膜
を形成し、その一部をホトレジスト／エツチングで孔開
けして基板に達するコンタクト部を形成する。
次に、このコンタクト部が形成された上記ゲート絶縁膜
の表面に、多結晶Ｓｉなどからなる薄膜を被着し、この
薄膜に不純物を添加してその抵抗値を下げた後、その表
面に高融点金属シリサイドなどからなる薄膜を被着し、
次いで、上記二層の薄膜を所定形状にバターニングして
二層構造ゲートを形成する。
の表面に、多結晶Ｓｉなどからなる薄膜を被着し、この
薄膜に不純物を添加してその抵抗値を下げた後、その表
面に高融点金属シリサイドなどからなる薄膜を被着し、
次いで、上記二層の薄膜を所定形状にバターニングして
二層構造ゲートを形成する。
本発明者は、前記した従来の製造プロセスには、下記の
ような問題点があることを見出した。
ような問題点があることを見出した。
すなわち、コンタクト部を形成するためのゲート絶縁膜
の孔開けは、前記したように、ゲート絶縁膜の表面に被
着されたホトレジストをマスクとするエツチングによっ
て行われるため、ゲート絶縁膜がホトレジストによって
汚染されたり、あるいはこのホトレジストを除去する際
、ゲート絶縁膜がダメージを受は易く、その結果、ゲー
トの耐圧特性が劣化してしまうという問題がある。
の孔開けは、前記したように、ゲート絶縁膜の表面に被
着されたホトレジストをマスクとするエツチングによっ
て行われるため、ゲート絶縁膜がホトレジストによって
汚染されたり、あるいはこのホトレジストを除去する際
、ゲート絶縁膜がダメージを受は易く、その結果、ゲー
トの耐圧特性が劣化してしまうという問題がある。
また、ホトレジストをエツチングによって除去する際、
ゲート絶縁膜の一部までもが除去され易いため、ゲート
絶縁膜の膜厚にばらつきが生じ、その結果、ゲートの電
気特性がばらついてしまうという問題もある。
ゲート絶縁膜の一部までもが除去され易いため、ゲート
絶縁膜の膜厚にばらつきが生じ、その結果、ゲートの電
気特性がばらついてしまうという問題もある。
本発明の目的は、上記したゲートの耐圧特性劣化や電気
特性のばらつきを防止できる技術を提供することにある
。
特性のばらつきを防止できる技術を提供することにある
。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を簡単に説明す鶴ば、次の通りである。
を簡単に説明す鶴ば、次の通りである。
すなわち、二層構造からなるゲートとシリコン基板の拡
散層とを電気的に接続するためのコンタクト部を形成す
るに際し、ゲート絶縁膜の表面にゲート下層材料を被着
した後、コンタクト部を形成し、次いで、ゲート上層材
料を被着する半導体装置の製造方法である。
散層とを電気的に接続するためのコンタクト部を形成す
るに際し、ゲート絶縁膜の表面にゲート下層材料を被着
した後、コンタクト部を形成し、次いで、ゲート上層材
料を被着する半導体装置の製造方法である。
上記した手段によれば、コンタクト部を形成する際のマ
スクとなるホトレジストがゲート絶縁膜の表面に直接被
着されないので、前記したゲートの耐圧特性の劣化や電
気特性のばらつきが確実に防止される。
スクとなるホトレジストがゲート絶縁膜の表面に直接被
着されないので、前記したゲートの耐圧特性の劣化や電
気特性のばらつきが確実に防止される。
第１図（ａ）〜（ｅ）は、本発明の一実施例である半導
体装置の製造方法を工程順に示すウェハの要部断面図で
ある。
体装置の製造方法を工程順に示すウェハの要部断面図で
ある。
以下、ＭＯ５形５−ＲＡＭの製造方法を工程順に説明す
る。
る。
まず、シリコン単結晶などからなる基板１に相異なる導
電性を示す拡散領域２．３を形成した後、素子分離用の
フィールド絶縁膜５およびゲート絶縁膜６を形成する（
第１図（ａ））。
電性を示す拡散領域２．３を形成した後、素子分離用の
フィールド絶縁膜５およびゲート絶縁膜６を形成する（
第１図（ａ））。
次に、ＣＶＤ法によって、ゲート下層材料となる多結晶
Ｓｉ膜７を基板１の表面全体に被着した後、ホトレジス
ト／エツチングにより、所定箇所を孔開けしてコンタク
ト部８を形成し、次いで、熱処理でリン（Ｐ）などの不
純物を拡散して多結晶Ｓ１膜７の低抵抗化を図り、併せ
て、コンタクト部８から露出した基板１に拡散層９を形
成する（第１図ら））。
Ｓｉ膜７を基板１の表面全体に被着した後、ホトレジス
ト／エツチングにより、所定箇所を孔開けしてコンタク
ト部８を形成し、次いで、熱処理でリン（Ｐ）などの不
純物を拡散して多結晶Ｓ１膜７の低抵抗化を図り、併せ
て、コンタクト部８から露出した基板１に拡散層９を形
成する（第１図ら））。
次に、上記不純物の拡散の際に多結晶Ｓ１膜７の表面に
形成されたリンガラス層（図示せず）を除去した後、ゲ
ート上層材料となるタングステンシリサイド（ＷＳｉ□
）膜１０をＣＶＤ法によって多結晶Ｓ１膜７の表面全体
に被着し、次いで、ホトレジスト／エツチングによって
、多結晶Ｓｉ膜７およびタングステンシリサイド膜ｌＯ
をバターニングして、多結晶Ｓｉからなるゲート下層７
ａと、タングステンシリサイドからなるゲート上層１０
ａとにより構成される二層構造のゲー）１１を形成する
（第１図（Ｃ））。
形成されたリンガラス層（図示せず）を除去した後、ゲ
ート上層材料となるタングステンシリサイド（ＷＳｉ□
）膜１０をＣＶＤ法によって多結晶Ｓ１膜７の表面全体
に被着し、次いで、ホトレジスト／エツチングによって
、多結晶Ｓｉ膜７およびタングステンシリサイド膜ｌＯ
をバターニングして、多結晶Ｓｉからなるゲート下層７
ａと、タングステンシリサイドからなるゲート上層１０
ａとにより構成される二層構造のゲー）１１を形成する
（第１図（Ｃ））。
次に、ヒ素（Ａｓ）イオンなどの不純物を打ち込んでゲ
ート１１の両側にソース領域１２およびドレイン領域１
３を形成した後、ＣＶＤ法によって、ＰＳＧからなる層
間絶縁膜１４を形成してコンタクトホール１５を設け、
次いで、層間絶縁膜１・の表面に蒸着したアルミ （Ａ
ｌ）膜をパターニングしてＡｌ配線層１６を形成し、さ
らに、その表面にＣＶＤ法によって、５１３Ｎ４膜など
からなるパッジベージフン膜１７を被着すると、ＭＯ８
形ＳＲＡＭのメモリセルが完成する（第２図（ｄ））。
ート１１の両側にソース領域１２およびドレイン領域１
３を形成した後、ＣＶＤ法によって、ＰＳＧからなる層
間絶縁膜１４を形成してコンタクトホール１５を設け、
次いで、層間絶縁膜１・の表面に蒸着したアルミ （Ａ
ｌ）膜をパターニングしてＡｌ配線層１６を形成し、さ
らに、その表面にＣＶＤ法によって、５１３Ｎ４膜など
からなるパッジベージフン膜１７を被着すると、ＭＯ８
形ＳＲＡＭのメモリセルが完成する（第２図（ｄ））。
このように、本実施例によれば、次の効果を得ることが
できる。
できる。
〔１）、ゲート下層材料となる多結晶Ｓｉ膜７をゲート
絶縁膜６の表面に被着した後、ホトレジスト／エツチン
グによって、コンタクト部８を形成するようにしたので
、ゲート絶縁膜６がホトレジストによって汚染されたり
、あるいは、ホトレジストを除去する際にゲート絶縁膜
６がダメージを受けたり、その膜厚にばらつきが生じた
りするなどの不具合が解消され、ゲート１１の耐圧特性
劣化や電気特性のばらつきが確実に防止される。
絶縁膜６の表面に被着した後、ホトレジスト／エツチン
グによって、コンタクト部８を形成するようにしたので
、ゲート絶縁膜６がホトレジストによって汚染されたり
、あるいは、ホトレジストを除去する際にゲート絶縁膜
６がダメージを受けたり、その膜厚にばらつきが生じた
りするなどの不具合が解消され、ゲート１１の耐圧特性
劣化や電気特性のばらつきが確実に防止される。
（２）、上記（１）により、ＭＯ３形５−ＲＡＭの特性
ならびに歩留りが向上し、信頼性の高い半導体装置が得
られる。
ならびに歩留りが向上し、信頼性の高い半導体装置が得
られる。
以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
例えば、ゲート上層およびゲート下層の材料として、タ
ングステン以外の各種金属あるいはそれらのシリサイド
などを用いてもよい。
ングステン以外の各種金属あるいはそれらのシリサイド
などを用いてもよい。
また、５−ＲＡＭのみならず、ゲート絶縁膜に形成され
たコンタクト部を介してゲートと基板の拡散層とが電気
的に接続された構造を有するすべてのＭＯ３形半導体装
置の製造方法に適用可能である。
たコンタクト部を介してゲートと基板の拡散層とが電気
的に接続された構造を有するすべてのＭＯ３形半導体装
置の製造方法に適用可能である。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
すなわち、二層構造からなるゲートとシリコン基板の拡
散層とを電気的に接続するためのコンタクト部を形成す
るに際し、ゲート絶縁膜の表面にゲート下層材料を被着
した後、コンタクト部を形成し、次いで、ゲート上層材
料を被着することにより、上記コンタクト部を形成する
際のマスクとなるホトレジストがゲート絶縁膜の表面に
直接被着されないことから、ゲートの耐圧特性劣化や電
気特性のばらつきが確実に防止され、ＭＯ３形半導体装
置の特性ならびに歩留りが向上する。
散層とを電気的に接続するためのコンタクト部を形成す
るに際し、ゲート絶縁膜の表面にゲート下層材料を被着
した後、コンタクト部を形成し、次いで、ゲート上層材
料を被着することにより、上記コンタクト部を形成する
際のマスクとなるホトレジストがゲート絶縁膜の表面に
直接被着されないことから、ゲートの耐圧特性劣化や電
気特性のばらつきが確実に防止され、ＭＯ３形半導体装
置の特性ならびに歩留りが向上する。
【図面の簡単な説明】
第１図（ａ）〜（ｄ）は、本発明の一実施例である半導
体装置の製造方法を工程順に示す半導体ウェハの要部断
面図である。 １・・・シリコン基板（半導体ウェハ）、２゜３・・・
拡散領域、５・・・フィールド絶縁膜、６・・・ゲート
絶縁膜、７・・′・多結晶Ｓｉ膜、７ａ・・・ゲート下
層、８・・・コンタクト部、９・・・拡散層、１０・・
・タングステンシリサイド膜、１０ａ・・・ゲート上層
、１１・・・ゲート、１２・・・ソース領域、１３・・
・ドレイン領域、１４・・・層間絶縁膜、１５・・・コ
ンタクトホール、１６・・・ＡＩ配線ｍ、１７・・・パ
ッシベーション膜。
体装置の製造方法を工程順に示す半導体ウェハの要部断
面図である。 １・・・シリコン基板（半導体ウェハ）、２゜３・・・
拡散領域、５・・・フィールド絶縁膜、６・・・ゲート
絶縁膜、７・・′・多結晶Ｓｉ膜、７ａ・・・ゲート下
層、８・・・コンタクト部、９・・・拡散層、１０・・
・タングステンシリサイド膜、１０ａ・・・ゲート上層
、１１・・・ゲート、１２・・・ソース領域、１３・・
・ドレイン領域、１４・・・層間絶縁膜、１５・・・コ
ンタクトホール、１６・・・ＡＩ配線ｍ、１７・・・パ
ッシベーション膜。
Claims (1)
- 【特許請求の範囲】 １、二層構造からなるゲートとシリコン基板の拡散層と
がゲート絶縁膜の一部に形成されたコンタクト部を介し
て電気的に接続されたＭＯＳ形半導体装置を製造するに
際し、前記ゲート絶縁膜の表面にゲート下層材料を被着
した後、コンタクト部を形成し、次いで、前記ゲート下
層材料の表面にゲート上層材料を被着することを特徴と
する半導体装置の製造方法。 ２、ＭＯＳ形スタティックＲＡＭであることを特徴とす
る特許請求の範囲第１項記載の半導体装置の製造方法。 ３、ゲート下層材料が多結晶シリコンであり、ゲート上
層材料が金属シリサイドであることを特徴とする特許請
求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008321A JPH01184949A (ja) | 1988-01-20 | 1988-01-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63008321A JPH01184949A (ja) | 1988-01-20 | 1988-01-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184949A true JPH01184949A (ja) | 1989-07-24 |
Family
ID=11689898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63008321A Pending JPH01184949A (ja) | 1988-01-20 | 1988-01-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01184949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260253A (ja) * | 2005-04-04 | 2005-09-22 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
-
1988
- 1988-01-20 JP JP63008321A patent/JPH01184949A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005260253A (ja) * | 2005-04-04 | 2005-09-22 | Renesas Technology Corp | 半導体集積回路装置およびその製造方法 |
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