JPS6236852A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6236852A JPS6236852A JP60176297A JP17629785A JPS6236852A JP S6236852 A JPS6236852 A JP S6236852A JP 60176297 A JP60176297 A JP 60176297A JP 17629785 A JP17629785 A JP 17629785A JP S6236852 A JPS6236852 A JP S6236852A
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- Japan
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- film
- melting point
- point metal
- resistance
- high melting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、高抵抗負荷部と接続配線部とを含むポリシリ
コン膜葡有する半導体装置（例えば、２個の高抵抗負荷
と４個のトランジスタとによジ１ビットのメモリセル葡
構成するスタティック型半導体記憶装置等）に関するも
のである。
コン膜葡有する半導体装置（例えば、２個の高抵抗負荷
と４個のトランジスタとによジ１ビットのメモリセル葡
構成するスタティック型半導体記憶装置等）に関するも
のである。
〈従来の技術〉
情報がフリップ７０ツブ型の回路に保持されるスタティ
ック型半導体記憶装置（以下、ｒｓ、−ＲＡＭ ＩＣ
Ｊと称する）に於いては、高集積化の為、メモリセルを
小さく形成できる高抵抗負荷型のメモリセルが多く使用
されている。高抵抗負荷は通常２層目のポリシリコン膜
で形成されるが、このポリシリコン膜は素子間の接続配
線にも使われる。
ック型半導体記憶装置（以下、ｒｓ、−ＲＡＭ ＩＣ
Ｊと称する）に於いては、高集積化の為、メモリセルを
小さく形成できる高抵抗負荷型のメモリセルが多く使用
されている。高抵抗負荷は通常２層目のポリシリコン膜
で形成されるが、このポリシリコン膜は素子間の接続配
線にも使われる。
従来のＳ−、ＲＡＭ ＩＣのメモリセル部の１つの製
造法を第２図（ａ）〜（ａ） Ｗ使って説明する。
造法を第２図（ａ）〜（ａ） Ｗ使って説明する。
捷ず、素子分離領域１、ゲート酸化膜２及びゲート電極
３ケ形成する。次いで、自己整合的にイオン打込み孕行
い、ソース・ドレイン領域（ｎ＋層）４全形成する１（
第２図（ａ））。
３ケ形成する。次いで、自己整合的にイオン打込み孕行
い、ソース・ドレイン領域（ｎ＋層）４全形成する１（
第２図（ａ））。
次いで、コンタクトホール５葡開孔し、ポリシリコン膜
６を堆積し、表面に酸化膜（Ｓ ＩＯ２膜）７を形成す
る（第２図（ｂ））。
６を堆積し、表面に酸化膜（Ｓ ＩＯ２膜）７を形成す
る（第２図（ｂ））。
次いで、高抵抗負荷となる部分全マスクし、すなわち、
高抵抗負荷となる部分にレジスト膜８を形成し、酸化膜
エソチングケした後、リン又はヒ素を、例えば、加速エ
ネルギー８０ＫｅＶ、 ドーズ量］ Ｘ ｌ’ ０ ”
ｃｍ−２でイオン打込みして低抵抗部ケ形成する（第
２図（Ｃ））。
高抵抗負荷となる部分にレジスト膜８を形成し、酸化膜
エソチングケした後、リン又はヒ素を、例えば、加速エ
ネルギー８０ＫｅＶ、 ドーズ量］ Ｘ ｌ’ ０ ”
ｃｍ−２でイオン打込みして低抵抗部ケ形成する（第
２図（Ｃ））。
次いで、配線のパターニング全行い、酸化、すンガラス
層９の堆積ケし、リンガラスのフロー會行う（第２図（
ｄ））。
層９の堆積ケし、リンガラスのフロー會行う（第２図（
ｄ））。
続いて、コンタクトホールを開孔し、メタル配線全形成
し、パッシベーション膜會堆積する。
し、パッシベーション膜會堆積する。
〈発明が解決しようとする問題点〉
素子間の配線抵抗は低い程望ましいが、上記のような同
−配線内に高抵抗部と低抵抗部とを形成する場合には、
リンガラスフロー等の高温熱処理時に低抵抗部の不純物
が高抵抗部へ拡散するので、高抵抗部のマスフケ実効長
よりかなり大きくつくる必要があジ、微細化の妨げとな
っていた。捷だ、不純物のしみ出し上押えようとして、
低温或いは短時間アニールケしたり、不純物量ケ低くす
ると、配線部の抵抗が高くなる。
−配線内に高抵抗部と低抵抗部とを形成する場合には、
リンガラスフロー等の高温熱処理時に低抵抗部の不純物
が高抵抗部へ拡散するので、高抵抗部のマスフケ実効長
よりかなり大きくつくる必要があジ、微細化の妨げとな
っていた。捷だ、不純物のしみ出し上押えようとして、
低温或いは短時間アニールケしたり、不純物量ケ低くす
ると、配線部の抵抗が高くなる。
本発明は上記の点に鑑みてなされたものであり、その目
的は、高抵抗負荷部の縮小ケ可能にすると共に、低抵抗
配線部を提供することにある。
的は、高抵抗負荷部の縮小ケ可能にすると共に、低抵抗
配線部を提供することにある。
く問題点上解決するための手段〉
接続配線部のポリシリコン膜上に高融点金属膜又は高融
点金属シリサイド膜上積層形成する〇〈実施例〉 以下、実施例？用いて本発明の詳細な説明する。
点金属シリサイド膜上積層形成する〇〈実施例〉 以下、実施例？用いて本発明の詳細な説明する。
第３図は本発明ケ適用しｆｌｓ−ＲＡＭ ＩＣのメモ
リセルの等価回路図である。Ｒ，、Ｒ２は高抵抗負荷、
Ｔ、、Ｔ２はフリップフロップ會形成するｌ・ランジス
タ、Ｔ３．Ｔ４は情報の書込み・読出しに使うトランジ
スタである。
リセルの等価回路図である。Ｒ，、Ｒ２は高抵抗負荷、
Ｔ、、Ｔ２はフリップフロップ會形成するｌ・ランジス
タ、Ｔ３．Ｔ４は情報の書込み・読出しに使うトランジ
スタである。
このＲ，、Ｔ、部の断面図ケ第１図に示す。
第１図に於いて、ＣＶＤ Ｓ ｉｏ ２膜＋７’の下が
高抵抗部であり、ポリシリコン膜１６とタングステン膜
２０の２層から成る部分が低抵抗部である。
高抵抗部であり、ポリシリコン膜１６とタングステン膜
２０の２層から成る部分が低抵抗部である。
第４図（ａ）〜（ａ）はプロ士スフロー図である〇まず
、素子分離領域１１、ゲート酸化膜１２及びゲート電極
１３を形成する。次いで、自己整合的にイオン打込みを
行い、ソース・ドレイン領域（ｎ＋層）１４を形成する
（第４図（ａ））。
、素子分離領域１１、ゲート酸化膜１２及びゲート電極
１３を形成する。次いで、自己整合的にイオン打込みを
行い、ソース・ドレイン領域（ｎ＋層）１４を形成する
（第４図（ａ））。
次いで、コンタクトホール１５ケ開孔し、２層目のポリ
シリコン膜１６ケ堆積し、更に、ＣＶＤ Ｓ ｉｏ ２
膜１７會堆積する（第４図ら））。
シリコン膜１６ケ堆積し、更に、ＣＶＤ Ｓ ｉｏ ２
膜１７會堆積する（第４図ら））。
次に、高抵抗部のマスクとなるＳ ｒ ０２膜１７′會
パターニングにより形成し、選択的にタングステンｋｃ
ＶＤ法により堆積して、ポリシリコン膜１６土にタング
ステン膜２０を形成する（第４図（Ｃ））。
パターニングにより形成し、選択的にタングステンｋｃ
ＶＤ法により堆積して、ポリシリコン膜１６土にタング
ステン膜２０を形成する（第４図（Ｃ））。
次に、リン又はヒ素ｒイオン注入し、活性化のアニール
全行い、配線のパターニング２行う０この時、イオン注
入量は従来法に比べて１０分の１以下、例えば、加速エ
ネルギー８０Ｋｅ■、ドーズ量Ｉ Ｘ Ｉ Ｏ” ｃｍ
−２とする。次いで、ＣＶ Ｄ Ｓ ｒ ０２＋リンガ
ラス層１９ケ堆積し、リンガラスフロー７行う（第４図
（ｄ））。
全行い、配線のパターニング２行う０この時、イオン注
入量は従来法に比べて１０分の１以下、例えば、加速エ
ネルギー８０Ｋｅ■、ドーズ量Ｉ Ｘ Ｉ Ｏ” ｃｍ
−２とする。次いで、ＣＶ Ｄ Ｓ ｒ ０２＋リンガ
ラス層１９ケ堆積し、リンガラスフロー７行う（第４図
（ｄ））。
続いて、コンタクトホール全開孔し、メタル配線全形成
し、パッシベ→ジョン膜？堆積する０く他の実施例〉 上記実施例では、低抵抗配線の形成において、タングス
テン耐選択的にＣＶＤで堆積したが、他の高融点金属又
は高融点金属シリサイドでも同様な効果が得られる。ま
たＣＶＤに限らず、スパッタリング等でも同様である。
し、パッシベ→ジョン膜？堆積する０く他の実施例〉 上記実施例では、低抵抗配線の形成において、タングス
テン耐選択的にＣＶＤで堆積したが、他の高融点金属又
は高融点金属シリサイドでも同様な効果が得られる。ま
たＣＶＤに限らず、スパッタリング等でも同様である。
更に、高融点金属ケスバッタリング法等で堆積し、ポリ
シリコン上全選択的にシリサイド化し、非反応部の高融
点金属ケ除去する方法ケとっても同様の効果が得られる
。シリサイド化を容易にするため、Ａｒ、Ｓｉ等ケ注入
しても（ＩＴＭ：ＩｏｎＩｍｐｌａｎｔａｔｉｏｎ Ｔ
ｈｒｏｕｇｈ Ｍｅｔａ］又はＩＢＩ：Ｉｏｎ Ｂ
ｅａｍ Ｉｎｄｕｃｅｄ ５ｉｌｉｃｉｄｅｓのよ
うな技術上利用しても）よい。
シリコン上全選択的にシリサイド化し、非反応部の高融
点金属ケ除去する方法ケとっても同様の効果が得られる
。シリサイド化を容易にするため、Ａｒ、Ｓｉ等ケ注入
しても（ＩＴＭ：ＩｏｎＩｍｐｌａｎｔａｔｉｏｎ Ｔ
ｈｒｏｕｇｈ Ｍｅｔａ］又はＩＢＩ：Ｉｏｎ Ｂ
ｅａｍ Ｉｎｄｕｃｅｄ ５ｉｌｉｃｉｄｅｓのよ
うな技術上利用しても）よい。
〈発明の効果〉
以上詳細に説明したように本発明は、高抵抗負荷部と接
続配線部とｒ含むポリシリコン膜を有する半導体装置に
於いて、上記接続配線部上に高融点金属膜又は高融点金
属シリサイド膜會積層する構成としたことを特徴とする
ものであり、以下の効果會奏するものである。
続配線部とｒ含むポリシリコン膜を有する半導体装置に
於いて、上記接続配線部上に高融点金属膜又は高融点金
属シリサイド膜會積層する構成としたことを特徴とする
ものであり、以下の効果會奏するものである。
゛（１）低抵抗部への不純物導入量を少なくすることが
できるので、高抵抗部への不純物の横方向拡散？減少さ
せることができ、高抵抗負荷部ケ縮小できる。したがっ
て、５−ＲＡＭセル等孕小さくつくることができ、半導
体装置の高密度化・高集積化が可能となる。
できるので、高抵抗部への不純物の横方向拡散？減少さ
せることができ、高抵抗負荷部ケ縮小できる。したがっ
て、５−ＲＡＭセル等孕小さくつくることができ、半導
体装置の高密度化・高集積化が可能となる。
（２） 低抵抗配線部は、ポリシリコン上に高融点金
属又はそのシリケイトがのった２層構造となっており、
ポリシリコン単層配線に比べ、低抵抗になっており、配
線遅延が減少する。
属又はそのシリケイトがのった２層構造となっており、
ポリシリコン単層配線に比べ、低抵抗になっており、配
線遅延が減少する。
（３）高抵抗部、低抵抗部ケ自己整合で形成できるので
、］二程が短縮できる。
、］二程が短縮できる。
第１図に一本発明の一実施例である５−ＲＡＭ ＩＣに
於けるメモリセル内の高抵抗負荷部とフリップフロツプ
ケ構成するトランジスタとケ含む断面を示す図、第２図
は従来の５−ＲＡＭ ＩＣのメモリセル断面及び概略
製造プロセスヶ示す丙、第３図は５−ＲＡＭ ＩＣメ
モリセル等価回路図、第４図は第１図に示す実施例の概
略製造プロセスケ示す図である。 符号の説明 １１°素子分離領域、１２ ゲート酸化膜、１３：ゲー
ト電極、１４：ソース・ドレイン領域（層一層ＬＩ５：
コンタクトホール、１６：ポリシリコ７膜、］ ７ 、
Ｉ ７”、 ＣＶＤ Ｓ ＩＯ２膜、１９゜ＣＶＤ５
ｒ０２＋リンガラス層、２０：タングステン膜。 代理人 弁理士 福 士 愛 彦 （他２名）１７−−
−−−−ＣＶＤＳｉＯ２月粱 １９−−−−−−ＣＶＤＳｉ ０２膜セリ）ゲラス層２
０−−−−−・クン７゛ステン月罠 ５−ＲＡＭＩＣメ七りでル將イ面回路閃率３ 関 １８開０３６２ ３６８５２ （４）ｆｆ１１ｉｎ＋
てホす寅功を伊（の徴４１臆造）゛ロセス１ネす１刀′
＄４ 図
於けるメモリセル内の高抵抗負荷部とフリップフロツプ
ケ構成するトランジスタとケ含む断面を示す図、第２図
は従来の５−ＲＡＭ ＩＣのメモリセル断面及び概略
製造プロセスヶ示す丙、第３図は５−ＲＡＭ ＩＣメ
モリセル等価回路図、第４図は第１図に示す実施例の概
略製造プロセスケ示す図である。 符号の説明 １１°素子分離領域、１２ ゲート酸化膜、１３：ゲー
ト電極、１４：ソース・ドレイン領域（層一層ＬＩ５：
コンタクトホール、１６：ポリシリコ７膜、］ ７ 、
Ｉ ７”、 ＣＶＤ Ｓ ＩＯ２膜、１９゜ＣＶＤ５
ｒ０２＋リンガラス層、２０：タングステン膜。 代理人 弁理士 福 士 愛 彦 （他２名）１７−−
−−−−ＣＶＤＳｉＯ２月粱 １９−−−−−−ＣＶＤＳｉ ０２膜セリ）ゲラス層２
０−−−−−・クン７゛ステン月罠 ５−ＲＡＭＩＣメ七りでル將イ面回路閃率３ 関 １８開０３６２ ３６８５２ （４）ｆｆ１１ｉｎ＋
てホす寅功を伊（の徴４１臆造）゛ロセス１ネす１刀′
＄４ 図
Claims (1)
- １、高抵抗負荷部と接続配線部とを含むポリシリコン膜
を有する半導体装置に於いて、上記接続配線部上に高融
点金属膜又は高融点金属シリサイド膜を積層する構成と
したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176297A JPS6236852A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60176297A JPS6236852A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236852A true JPS6236852A (ja) | 1987-02-17 |
Family
ID=16011119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60176297A Pending JPS6236852A (ja) | 1985-08-09 | 1985-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236852A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260850A (ja) * | 1988-04-12 | 1989-10-18 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH0513683A (ja) * | 1991-07-01 | 1993-01-22 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH07505504A (ja) * | 1992-03-30 | 1995-06-15 | ヴィエルエスアイ テクノロジー インコーポレイテッド | Ｅｅｐｒｏｍ／ｅｐｒｏｍの電荷損失及びｓｒａｍ負荷抵抗器の不安定性を抑制する方法及び構造 |
-
1985
- 1985-08-09 JP JP60176297A patent/JPS6236852A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01260850A (ja) * | 1988-04-12 | 1989-10-18 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH0513683A (ja) * | 1991-07-01 | 1993-01-22 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH07505504A (ja) * | 1992-03-30 | 1995-06-15 | ヴィエルエスアイ テクノロジー インコーポレイテッド | Ｅｅｐｒｏｍ／ｅｐｒｏｍの電荷損失及びｓｒａｍ負荷抵抗器の不安定性を抑制する方法及び構造 |
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