JPH01185012A - パルス回路 - Google Patents
パルス回路Info
- Publication number
- JPH01185012A JPH01185012A JP63011353A JP1135388A JPH01185012A JP H01185012 A JPH01185012 A JP H01185012A JP 63011353 A JP63011353 A JP 63011353A JP 1135388 A JP1135388 A JP 1135388A JP H01185012 A JPH01185012 A JP H01185012A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- gate
- signals
- flop
- Prior art date
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- Granted
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はパルス回路に関し、特に半導体集積回路として
構成した場合、抵抗、容量による影響を除去するための
回路に関する。
構成した場合、抵抗、容量による影響を除去するための
回路に関する。
従来複数の信号特定の論理になったことを記憶させるた
めには、第５図に示す形式の論理回路が用いられている
。第５図の回路においては２つの信号が同時に論理値１
（以下「１」とする）となったことを記憶させるための
ものである。
めには、第５図に示す形式の論理回路が用いられている
。第５図の回路においては２つの信号が同時に論理値１
（以下「１」とする）となったことを記憶させるための
ものである。
この回路の論理動作を第６図に示す。
併し乍らこの回路を半導体集積回路に実現する場合２つ
の信号が同時に「１」となったことを検出するナントゲ
ート３００とこの出力に論理値Ｏ（以下「０」とする）
が現れたことを記憶するためにノアゲート３２０，３３
０で構成するフリップフロップ（以下Ｆ／Ｆとする）が
物理的に離れた場所に配置されることが多い。従って第
７図に見られる如＜ｃｔ、ｎｔ、ｃｓ、Ｒ１等の抵抗、
容量が生じる。この場合の動作を第８図に示す。信号Ａ
、Ｂが同時に「１」である時刻Ｔ１からＴ２に亘ってナ
ントゲート４００の出力は「０」となるが、４００の出
力はＣｖ、Ｒｒによって波形歪みを受はインバータ４１
０の入力４１０１となる。４１０ｉが４１０の論理閾値
以下となる期間に４１０の出力は「１」となる。このイ
ンバータ４１０の出力がＣｓ、Ｒｓによって更に遅延を
生じるが、４１０の出力パルス幅がＣｍ、Ｒｓによって
生じるが、４１０の出力パルス幅がＣｓ、Ｒｓによって
生じる遅れより小さくなっている場合、ノアゲート４２
０の入力４２０１は４２０の論理閾値に達しない。
の信号が同時に「１」となったことを検出するナントゲ
ート３００とこの出力に論理値Ｏ（以下「０」とする）
が現れたことを記憶するためにノアゲート３２０，３３
０で構成するフリップフロップ（以下Ｆ／Ｆとする）が
物理的に離れた場所に配置されることが多い。従って第
７図に見られる如＜ｃｔ、ｎｔ、ｃｓ、Ｒ１等の抵抗、
容量が生じる。この場合の動作を第８図に示す。信号Ａ
、Ｂが同時に「１」である時刻Ｔ１からＴ２に亘ってナ
ントゲート４００の出力は「０」となるが、４００の出
力はＣｖ、Ｒｒによって波形歪みを受はインバータ４１
０の入力４１０１となる。４１０ｉが４１０の論理閾値
以下となる期間に４１０の出力は「１」となる。このイ
ンバータ４１０の出力がＣｓ、Ｒｓによって更に遅延を
生じるが、４１０の出力パルス幅がＣｍ、Ｒｓによって
生じるが、４１０の出力パルス幅がＣｓ、Ｒｓによって
生じる遅れより小さくなっている場合、ノアゲート４２
０の入力４２０１は４２０の論理閾値に達しない。
従って、４２０，４３０で構成されるＦ／Ｆの出力は変
化しないので、このＦ／Ｆを含む論理回路は誤動作する
。
化しないので、このＦ／Ｆを含む論理回路は誤動作する
。
上述した従来の回路は、半導体集積回路に実現した場合
に生ずる抵抗、容量による影響によって誤動作するとい
う欠点がある。
に生ずる抵抗、容量による影響によって誤動作するとい
う欠点がある。
本発明のパルス回路は、複数の信号が特定の論理となっ
たことを検出する回路と、該回路の出力に基づいて特定
の論理となったことを記憶するためのＦ／Ｆと、前記検
出回路の出力をセット信号とし、状態記憶Ｆ／Ｆの出力
をリセット信号とするフリップフロップを具備している
。
たことを検出する回路と、該回路の出力に基づいて特定
の論理となったことを記憶するためのＦ／Ｆと、前記検
出回路の出力をセット信号とし、状態記憶Ｆ／Ｆの出力
をリセット信号とするフリップフロップを具備している
。
次に、本発明について図面を参照して説明する。
第１図が本発明の一実施例である。第２図は第１図に示
す回路の動作タイミング図である。信号Ａ、Ｂが「１」
である期間ｔｌ、ｔ２に亘り、ナントゲート１００の出
力は「０」となる。１００の出力はナントゲート１１０
，１２０で構成するＦ／Ｆに導入されているので時刻ｔ
１に於いて１１０゜１２０は夫々「月、「Ｏ」となる。
す回路の動作タイミング図である。信号Ａ、Ｂが「１」
である期間ｔｌ、ｔ２に亘り、ナントゲート１００の出
力は「０」となる。１００の出力はナントゲート１１０
，１２０で構成するＦ／Ｆに導入されているので時刻ｔ
１に於いて１１０゜１２０は夫々「月、「Ｏ」となる。
１２０の出力に現れた「０」はインバータ１３０の入力
に導入されるがその際、Ｃ１，Ｒ１によってい遅れが生
じ１３０１が１３０の論理域値に達する時刻に１３０の
出力は「１」となる。更に１３０の出力に現れた信号が
０２．Ｒ２によって遅延を生じ、ノアゲート１４０の入
力１４０１に現れる。１４０１が１４０の論理閾値に達
した時刻に１４０の出力は「０」となりノアゲート１５
０の出力は「１」となる。従って信号Ａ、Ｂが同時に「
１」となったことがノアゲート１４０，１５０で構成さ
れるＦ／Ｆに記憶される。ここで１４０の出力は前記ナ
ントゲート１２０の他方の入力となっている。１４０の
出力が「０」となり１２０の入力１２０１が論理閾値に
達した時点で１２０の出力は「１」となるので１１０．
１２０で構成されるＦ／Ｆは初期状態に戻る。以上みた
様に１２０の出力は１４０，１５０で構成するＦ／Ｆが
変化するまで「０」を保っているので半導体集積回路に
生じる抵抗、容量による遅延により信号Ａ、Ｂが同時に
ｒｌＪとなっても１４０，１５０で構成するＦ／Ｆが変
化しないという従来例に見られる動作不良は除去できる
。
に導入されるがその際、Ｃ１，Ｒ１によってい遅れが生
じ１３０１が１３０の論理域値に達する時刻に１３０の
出力は「１」となる。更に１３０の出力に現れた信号が
０２．Ｒ２によって遅延を生じ、ノアゲート１４０の入
力１４０１に現れる。１４０１が１４０の論理閾値に達
した時刻に１４０の出力は「０」となりノアゲート１５
０の出力は「１」となる。従って信号Ａ、Ｂが同時に「
１」となったことがノアゲート１４０，１５０で構成さ
れるＦ／Ｆに記憶される。ここで１４０の出力は前記ナ
ントゲート１２０の他方の入力となっている。１４０の
出力が「０」となり１２０の入力１２０１が論理閾値に
達した時点で１２０の出力は「１」となるので１１０．
１２０で構成されるＦ／Ｆは初期状態に戻る。以上みた
様に１２０の出力は１４０，１５０で構成するＦ／Ｆが
変化するまで「０」を保っているので半導体集積回路に
生じる抵抗、容量による遅延により信号Ａ、Ｂが同時に
ｒｌＪとなっても１４０，１５０で構成するＦ／Ｆが変
化しないという従来例に見られる動作不良は除去できる
。
第３図は本発明のもう一つの実施例である。第１図との
相違点は抵抗、容量によって生じる遅れの影響を除去す
るためのＦ／Ｆをノアゲー）２２０゜２３０で構成して
いることである。第３図の回路の動作タイミング図を第
４図に示す。
相違点は抵抗、容量によって生じる遅れの影響を除去す
るためのＦ／Ｆをノアゲー）２２０゜２３０で構成して
いることである。第３図の回路の動作タイミング図を第
４図に示す。
以上の如く、半導体集積回路を設計する際に生じる抵抗
、容量の影響を除去できるという利点を有し半導体集積
回路上の物理的配置に注意を払うことなく設計できるの
で、設計時間の短縮、安定した動作特性を実現でき、本
発明のもたらす効果は大である。
、容量の影響を除去できるという利点を有し半導体集積
回路上の物理的配置に注意を払うことなく設計できるの
で、設計時間の短縮、安定した動作特性を実現でき、本
発明のもたらす効果は大である。
第１図は本発明の実施例１１第２図は第１図の動作タイ
ミング図、第３図は本発明の実施例２第４図は第３図の
動作タイミング図、第５図は従来の論理回路、第６図は
第５図の動作タイミング図、第７図は第５図の論理回路
を半導体集積回路に実現した例、第８図は第７図の動作
タイミング図である。 １００、 １１０． １２０・・・・・・ＮＡＮＤゲー
ト。 代理人 弁理士 内 原 音 ｆ、ｚ ？’２ ！ １ 万５Ｉ￥：Ｉ ５〕１°乙図 看Ｔ２ 第７＠ 第δ回
ミング図、第３図は本発明の実施例２第４図は第３図の
動作タイミング図、第５図は従来の論理回路、第６図は
第５図の動作タイミング図、第７図は第５図の論理回路
を半導体集積回路に実現した例、第８図は第７図の動作
タイミング図である。 １００、 １１０． １２０・・・・・・ＮＡＮＤゲー
ト。 代理人 弁理士 内 原 音 ｆ、ｚ ？’２ ！ １ 万５Ｉ￥：Ｉ ５〕１°乙図 看Ｔ２ 第７＠ 第δ回
Claims (1)
- 複数の信号が特定の論理となったことを検出する回路と
、該回路の出力に基づいて特定の論理となったことを記
憶するためのフリップフロップと、前記検出回路の出力
をセット信号とし状態記憶フリップフロップの出力をリ
セット信号とするフリップフロップを具備し、該フリッ
プフロップの出力を前記状態記憶フリップフロップに導
入することによって、状態記憶フリップフロップの出力
を変化させるに十分な巾のパルスを得ることを特徴とす
るパルス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011353A JP2578874B2 (ja) | 1988-01-19 | 1988-01-19 | パルス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63011353A JP2578874B2 (ja) | 1988-01-19 | 1988-01-19 | パルス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01185012A true JPH01185012A (ja) | 1989-07-24 |
| JP2578874B2 JP2578874B2 (ja) | 1997-02-05 |
Family
ID=11775670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63011353A Expired - Lifetime JP2578874B2 (ja) | 1988-01-19 | 1988-01-19 | パルス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2578874B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870625A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 単安定マルチバイブレ−タ回路 |
-
1988
- 1988-01-19 JP JP63011353A patent/JP2578874B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5870625A (ja) * | 1981-10-23 | 1983-04-27 | Hitachi Ltd | 単安定マルチバイブレ−タ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2578874B2 (ja) | 1997-02-05 |
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