JPS63273942A - 論理演算装置 - Google Patents
論理演算装置Info
- Publication number
- JPS63273942A JPS63273942A JP62108393A JP10839387A JPS63273942A JP S63273942 A JPS63273942 A JP S63273942A JP 62108393 A JP62108393 A JP 62108393A JP 10839387 A JP10839387 A JP 10839387A JP S63273942 A JPS63273942 A JP S63273942A
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- JP
- Japan
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- logic operation
- output
- operation section
- circuit
- logic
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1641—Error detection by comparing the output of redundant processing systems where the comparison is not performed by the redundant processing components
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/57—Arithmetic logic units [ALU], i.e. arrangements or devices for performing two or more of the operations covered by groups G06F7/483 – G06F7/556 or for performing logical operations
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Quality & Reliability (AREA)
- Logic Circuits (AREA)
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、大規模集積回路で形成される論理演算１４ｔ
ｆｆ！に関し、特に、ダイナミック回路を使用して高速
動作を行うと共に信頼性の高い、大規模集積回路に好適
な論理演算装置に関するものである。
ｆｆ！に関し、特に、ダイナミック回路を使用して高速
動作を行うと共に信頼性の高い、大規模集積回路に好適
な論理演算装置に関するものである。
大規模集積回路に於ける回路動作の高速化方式としては
、従来より、プリチャージ方式のダイナミック回路で論
理回路を構成することが知られている０例えば、この種
の技術に関連する公知例として、ＣＭＯ８多段ダイナミ
ック論理回路が記載された特開昭５８−１１１４３６号
公報が挙げられる。
、従来より、プリチャージ方式のダイナミック回路で論
理回路を構成することが知られている０例えば、この種
の技術に関連する公知例として、ＣＭＯ８多段ダイナミ
ック論理回路が記載された特開昭５８−１１１４３６号
公報が挙げられる。
しかしながら、大規模集積回路上のダイナミック回路は
、そのパッケージに含まれるウラン等から放射されるα
線によって誘起された電荷がプリチャージ状態の電荷を
反転させて、ソフトエラーが発生し、誤動作する場合が
ある。この様な誤動作はデータベースの破壊といった重
大障害を引起こすことも考えられ、対策を講じなれけば
ならない。すなわち、ダイナミック回路で構成された論
理回路はスタティック回路で構成された論理回路に比べ
て、高速動作が可能である反面、前記のような原因によ
る誤動作により信頼性が低下するという問題点がある。
、そのパッケージに含まれるウラン等から放射されるα
線によって誘起された電荷がプリチャージ状態の電荷を
反転させて、ソフトエラーが発生し、誤動作する場合が
ある。この様な誤動作はデータベースの破壊といった重
大障害を引起こすことも考えられ、対策を講じなれけば
ならない。すなわち、ダイナミック回路で構成された論
理回路はスタティック回路で構成された論理回路に比べ
て、高速動作が可能である反面、前記のような原因によ
る誤動作により信頼性が低下するという問題点がある。
本発明は、前記問題点を解決するためになされたもので
ある。
ある。
本発明の目的は、論理演算部をダイナミック回路を使用
して高速動作を可能にすると共に、信頼性の高いスタテ
ィック回路による論理演算部を加えて論理演算部を二重
化して、高速化と同時に信頼性の高い論理演算装置を提
供することにある。
して高速動作を可能にすると共に、信頼性の高いスタテ
ィック回路による論理演算部を加えて論理演算部を二重
化して、高速化と同時に信頼性の高い論理演算装置を提
供することにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
前記の目的を達成するために本発明は、ダイナミック回
路により構成された第１の論理演算部と、該第１の論理
演算部と等しい機能を有するスタティック回路により構
成された第２の論理演算部と。
路により構成された第１の論理演算部と、該第１の論理
演算部と等しい機能を有するスタティック回路により構
成された第２の論理演算部と。
前記第１の論理演算部からの出力値と前記第２の論理演
算部からの出力値とを比較する比較器と、前記第１の論
理演算部と前記第２の論理演算部とに対して共通のデー
タを入力する入力レジスタと、前記比較器により、前記
第１の論理演算部からの出力値と前記第２の論理演算部
からの出力値との比較で、不一致状態を検出した時に、
前記第１の論理演算部からの出力を受けそ処理を行って
いる引続く次段以降の処理部の動作を抑止する制御手段
とを有するものである。
算部からの出力値とを比較する比較器と、前記第１の論
理演算部と前記第２の論理演算部とに対して共通のデー
タを入力する入力レジスタと、前記比較器により、前記
第１の論理演算部からの出力値と前記第２の論理演算部
からの出力値との比較で、不一致状態を検出した時に、
前記第１の論理演算部からの出力を受けそ処理を行って
いる引続く次段以降の処理部の動作を抑止する制御手段
とを有するものである。
前記手段によれば、高速動作可能なダイナミック回路の
第１の論理演算部とスタティック回路の第２の論理演算
部とに対して共通のデータが入力され、前記第１の論理
演算部からの出力値と前記第２の論理演算部からの出力
値とを比較する比較器が不一致状態を検出した時には、
速い動作で既に出力が決定している前記第１の論理演算
部からの出力を受けて処理を行っている引続く次段以降
の処理部の動作を、比較出力を受けた制御手段によって
抑止する。すなわち、第１の論理演算部からの出力は次
段に加えられると共に比較器に加えられ、第２の論理演
算部からの出力は前記比較器にのみ入力される。比較器
による出力が一致を示す時、速い動作で既に出力が決定
している第１の論理演算部からの出力を受けて処理を行
っている引続く次段以降の処理部の動作を続行する。一
方、比較器による出力が不一致状態を示す時、前記第１
の論理演算部からの出力を引続く次段以降の処理部の動
作は抑止される。このように、ダイナミック回路の論理
演算部により高速動作を可能とすると共に、スタティッ
ク回路による信頼性の高い論理演算部を加えて、論理演
算部を二重化し比較演算処理を行い演算動作をチェック
しているので。
第１の論理演算部とスタティック回路の第２の論理演算
部とに対して共通のデータが入力され、前記第１の論理
演算部からの出力値と前記第２の論理演算部からの出力
値とを比較する比較器が不一致状態を検出した時には、
速い動作で既に出力が決定している前記第１の論理演算
部からの出力を受けて処理を行っている引続く次段以降
の処理部の動作を、比較出力を受けた制御手段によって
抑止する。すなわち、第１の論理演算部からの出力は次
段に加えられると共に比較器に加えられ、第２の論理演
算部からの出力は前記比較器にのみ入力される。比較器
による出力が一致を示す時、速い動作で既に出力が決定
している第１の論理演算部からの出力を受けて処理を行
っている引続く次段以降の処理部の動作を続行する。一
方、比較器による出力が不一致状態を示す時、前記第１
の論理演算部からの出力を引続く次段以降の処理部の動
作は抑止される。このように、ダイナミック回路の論理
演算部により高速動作を可能とすると共に、スタティッ
ク回路による信頼性の高い論理演算部を加えて、論理演
算部を二重化し比較演算処理を行い演算動作をチェック
しているので。
高速動作を可能にすると共に、信頼性の高い論理演算装
置となってい、る。
置となってい、る。
以下１図面を用いて本発明の一実施例を詳細に説明する
。
。
第１図は１本発明の一実施例の論理演算装置の概略構成
を示すブロック図である。
を示すブロック図である。
第１図に於て、１は論理演算部へ一方のデータを入力す
るＡ入力レジスタ、２は論理演算部へ他方のデータを入
力するＢ入力レジスタであり、これらの六入力レジスタ
およびＢ入力レジスタから、それぞれ２つの論理演算部
へ共通の入力データが与えられる。３はダイナミック回
路により構成された第１の論理演算部（以下ＡＬＵＤと
称す）、４はスタティック回路により構成された第２の
論理演算部（以下ＡＬＵＳと称す）、５はダイナミック
回路のＡＬＵＤ３へのプリチャージクロック６を発生す
る回路である。六入力レジスタｌ及びＢ入力レジスタ２
の内容は、それぞれ共通にＡＬＵＤ３及びＡＬＵＳ４に
入力される。７はΔＬＵＤ３の出力値に対してチェック
ピットを付加するパリティ発生回路（ＰＣ）である、８
はＡＬＵＤ３の出力値とＡＬＵＳ４の出力値とを比較す
る比較器であり、９は比較器８からの不一致信号である
。１０は出力レジスタであり、パリティ発生回路７を経
由してチェックピットを付加されて出力されるＡＬＵＤ
３の出力データを保持する・１１はローカルストレージ
（ＬＳ）であり、１２はローカルストレージ１１への書
込み信号である・１３はローカルストレージｌｌの制御
回路であり。
るＡ入力レジスタ、２は論理演算部へ他方のデータを入
力するＢ入力レジスタであり、これらの六入力レジスタ
およびＢ入力レジスタから、それぞれ２つの論理演算部
へ共通の入力データが与えられる。３はダイナミック回
路により構成された第１の論理演算部（以下ＡＬＵＤと
称す）、４はスタティック回路により構成された第２の
論理演算部（以下ＡＬＵＳと称す）、５はダイナミック
回路のＡＬＵＤ３へのプリチャージクロック６を発生す
る回路である。六入力レジスタｌ及びＢ入力レジスタ２
の内容は、それぞれ共通にＡＬＵＤ３及びＡＬＵＳ４に
入力される。７はΔＬＵＤ３の出力値に対してチェック
ピットを付加するパリティ発生回路（ＰＣ）である、８
はＡＬＵＤ３の出力値とＡＬＵＳ４の出力値とを比較す
る比較器であり、９は比較器８からの不一致信号である
。１０は出力レジスタであり、パリティ発生回路７を経
由してチェックピットを付加されて出力されるＡＬＵＤ
３の出力データを保持する・１１はローカルストレージ
（ＬＳ）であり、１２はローカルストレージ１１への書
込み信号である・１３はローカルストレージｌｌの制御
回路であり。
１４は書込み信号１２を生成するＡＮＤゲートである。
１５はインバータである。１６は比較器８からの不一致
信号９を保持する不一致フラグレジスタである。
信号９を保持する不一致フラグレジスタである。
第２図は、第１図の動作を説明するためのタイミング図
である。
である。
本実施例では、ローカルストレージ１１から八人力レジ
スタ１及びＢ入力レジスタ２にデータ読出しを行い、Ａ
ＬＵＤ３により演算を行い、その演算出力結果にチェッ
クピットを付加し、その結果をローカルス１−レージ１
１に書込むまでを１サイクルとする。１サイクルに要す
る時間はＴである。
スタ１及びＢ入力レジスタ２にデータ読出しを行い、Ａ
ＬＵＤ３により演算を行い、その演算出力結果にチェッ
クピットを付加し、その結果をローカルス１−レージ１
１に書込むまでを１サイクルとする。１サイクルに要す
る時間はＴである。
このｌサイクル■の動作は以下の如くである。
まず時刻ｔ。でＡ入力レジスタ１及びＢ入力レジスタ２
の値が決定し、Ａ入力レジスタ及びＢ入力レジスタの内
容はそれぞれ、ＡＬＵＤ３及びＡＬＵＳ４の両方に入力
される。ダイナミック回路で構成されたＡＬＵＤ３はス
タティック回路で構成されたＡＬＵＳ４に比べ高速に動
作し１時刻ｔ、で演算結果を出力する。この出力結果は
パリティ発生回路７及び比較器８へ入力される。パリテ
ィ発生回路７の出力は時刻ｔ３で決定し、出力レジスタ
１０に保持される。一方、スタティック回路で構成され
たＡＬＵＳ４による演算結果の決定は、ダイナミック回
路で構成されたＡＬｔＪＤ３よりも遅れて時刻ｔｇ＆で
ある。モしてＡＬＵＳ４の演算結果は比較器８へ入力さ
れる。比較器８に於て、ＡＬＵＤ３の演算結果とＡＬＵ
Ｓ４の演算結果との比較が時刻ｔ２より始まり、比較結
果は時刻ｔ４で決定する。サイクル■では比較結果が一
致状態であるため不一致信号９は出力されない。
の値が決定し、Ａ入力レジスタ及びＢ入力レジスタの内
容はそれぞれ、ＡＬＵＤ３及びＡＬＵＳ４の両方に入力
される。ダイナミック回路で構成されたＡＬＵＤ３はス
タティック回路で構成されたＡＬＵＳ４に比べ高速に動
作し１時刻ｔ、で演算結果を出力する。この出力結果は
パリティ発生回路７及び比較器８へ入力される。パリテ
ィ発生回路７の出力は時刻ｔ３で決定し、出力レジスタ
１０に保持される。一方、スタティック回路で構成され
たＡＬＵＳ４による演算結果の決定は、ダイナミック回
路で構成されたＡＬｔＪＤ３よりも遅れて時刻ｔｇ＆で
ある。モしてＡＬＵＳ４の演算結果は比較器８へ入力さ
れる。比較器８に於て、ＡＬＵＤ３の演算結果とＡＬＵ
Ｓ４の演算結果との比較が時刻ｔ２より始まり、比較結
果は時刻ｔ４で決定する。サイクル■では比較結果が一
致状態であるため不一致信号９は出力されない。
したがって不一致フラグレジスタ１６は４１０１＃とな
り、書込み信号１２が出力されて出力レジスタ１０の値
がローカルストレージ１１に書込まれる。
り、書込み信号１２が出力されて出力レジスタ１０の値
がローカルストレージ１１に書込まれる。
そして１時刻ｔ４から次のサイクル■の時刻ｔ。
までの期間（斜線で示す部分）を利用してダイナミック
回路で構成された論理演算部ＡＬｔＪＤ３はプリチャー
ジされる。
回路で構成された論理演算部ＡＬｔＪＤ３はプリチャー
ジされる。
次のサイクル■は、ソフトエラー等によりＡＬｔＪＤ３
が誤動作して、ＡＬＵＳ４との比較結果が不一致になる
場合を示しており、動作は以下の如くである。
が誤動作して、ＡＬＵＳ４との比較結果が不一致になる
場合を示しており、動作は以下の如くである。
時刻ｔ。からｔ３まではサイクル■と全く同様に動作す
る。比較器８の出力もサイクル■と同様に時刻ｔ４で決
定するが、不一致状態であるため不一致信号９が出力さ
れ、不一致フラグレジスタ１６は１“１”となる、この
ためＡＮＤゲート１４により書込み信号１２が出力され
なくなり１次のサイクル以降の動作は抑止さ九る。
る。比較器８の出力もサイクル■と同様に時刻ｔ４で決
定するが、不一致状態であるため不一致信号９が出力さ
れ、不一致フラグレジスタ１６は１“１”となる、この
ためＡＮＤゲート１４により書込み信号１２が出力され
なくなり１次のサイクル以降の動作は抑止さ九る。
このようにして本実施例では、ローカルストレージ１１
に対しては誤ったデータ書込みは行われない、このため
サイクル■では、不一致フラグレジスタ１６を″０”に
リセットして、再度、時刻ｔ。から実行を試みることが
できる。この再丙行で不一致が検出されなければ次のサ
イクルが実行され、以降の動作が続行される。
に対しては誤ったデータ書込みは行われない、このため
サイクル■では、不一致フラグレジスタ１６を″０”に
リセットして、再度、時刻ｔ。から実行を試みることが
できる。この再丙行で不一致が検出されなければ次のサ
イクルが実行され、以降の動作が続行される。
したがって１本実施例では、ダイナミック回路の論理演
算部でエラーが発生しても誤演算のままで演算処理を続
行することがないので、極めて信頼性の高い論理演算装
置を提供し得る。また、スタティック回路だけで論理演
算部を構成した場合に比べて、実質的にｔｚ ｔｔの
時間だけ１サイクル時間を短縮できるため高速な論理演
算装置を実現し得ることになる。
算部でエラーが発生しても誤演算のままで演算処理を続
行することがないので、極めて信頼性の高い論理演算装
置を提供し得る。また、スタティック回路だけで論理演
算部を構成した場合に比べて、実質的にｔｚ ｔｔの
時間だけ１サイクル時間を短縮できるため高速な論理演
算装置を実現し得ることになる。
なお、一般的に論理演算装置を１チツプの大規模集積回
路で形成する場合、動作チェックのために論理演算部の
データを外部に引き出す複数の信号線を設け“る必要が
あるが、この実施例による論理演算装置においては、論
理演算部を２系統持ち。
路で形成する場合、動作チェックのために論理演算部の
データを外部に引き出す複数の信号線を設け“る必要が
あるが、この実施例による論理演算装置においては、論
理演算部を２系統持ち。
２つの演算部からのデータを比較する比較器を設けてい
るので、動作チェックのためのデータとしは比較器から
のデータを用いれば、集積回路からの信号引き出し線と
しては比較出方データの１本の信号線ですみ、動作チェ
ックのための信号出力ビン数を減少することができる。
るので、動作チェックのためのデータとしは比較器から
のデータを用いれば、集積回路からの信号引き出し線と
しては比較出方データの１本の信号線ですみ、動作チェ
ックのための信号出力ビン数を減少することができる。
以上１本発明を前記実施例に基づき具体的に説明したが
１本発明は、前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において、種々変形し得ること
は勿論である。
１本発明は、前記実施例に限定されるものではなく、そ
の要旨を逸脱しない範囲において、種々変形し得ること
は勿論である。
以上、説明したように、本発明によれば、ダイナミック
回路の論理演算部を使用して高速動作を可能にする一方
、信頼性の高いスタティック回路の論理演算部を加えて
、論理演算部を二重化して比較しチェックしているので
、ダイナミック回路の特有の誤動作が発生しても、それ
による障害、例えば、データベース１ｉ！ＩＩＭＪ等を
未然に防ぐ事が可能であり、信頼度の高い装置を提供で
きる効果がある。
回路の論理演算部を使用して高速動作を可能にする一方
、信頼性の高いスタティック回路の論理演算部を加えて
、論理演算部を二重化して比較しチェックしているので
、ダイナミック回路の特有の誤動作が発生しても、それ
による障害、例えば、データベース１ｉ！ＩＩＭＪ等を
未然に防ぐ事が可能であり、信頼度の高い装置を提供で
きる効果がある。
第１図は１本発明の一実施例の論理演算装置の概略構成
を示すブロック図、 第２図は、第１図に示す論理演算装置の動作タイミング
を説明した説明図である。 図中、１・・・六入力レジスタ、２・・・Ｂ入力レジス
タ、３・・・ダイナミック回路により構成された論理演
算部、４・・・スタティック回路により構成された論理
演算部、Ｓ・・・プリチャージクロツタ発生回路。 ７・・・パリティ発生回路、８・・・比較器、９・・・
不一致信号、１０・・・出力レジスタ、１１・・・ロー
カルス１−レージ、１２・・・書込み信号、１３・・・
ローカルストレージ制御回路、１６・・・不一致フラグ
レジスタである。
を示すブロック図、 第２図は、第１図に示す論理演算装置の動作タイミング
を説明した説明図である。 図中、１・・・六入力レジスタ、２・・・Ｂ入力レジス
タ、３・・・ダイナミック回路により構成された論理演
算部、４・・・スタティック回路により構成された論理
演算部、Ｓ・・・プリチャージクロツタ発生回路。 ７・・・パリティ発生回路、８・・・比較器、９・・・
不一致信号、１０・・・出力レジスタ、１１・・・ロー
カルス１−レージ、１２・・・書込み信号、１３・・・
ローカルストレージ制御回路、１６・・・不一致フラグ
レジスタである。
Claims (1)
- １、ダイナミック回路により構成された第１の論理演算
部と、該第１の論理演算部と等しい機能を有するスタテ
ィック回路により構成された第２の論理演算部と、前記
第１の論理演算部からの出力値と前記第２の論理演算部
からの出力値とを比較する比較器と、前記第１の論理演
算部と前記第２の論理演算部とに対して共通のデータを
入力する入力レジスタと、前記比較器により、前記第１
の論理演算部からの出力値と前記第２の論理演算部から
の出力値との比較で不一致状態を検出した時に、前記第
１の論理演算部からの出力を受けて処理を行っている引
続く次段以降の処理部の動作を抑止する制御手段とを有
することを特徴とする論理演算装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108393A JPH0833842B2 (ja) | 1987-05-01 | 1987-05-01 | 論理演算装置 |
| US07/188,375 US4916696A (en) | 1987-05-01 | 1988-04-29 | Logic operation device |
| KR1019880004997A KR920001100B1 (ko) | 1987-05-01 | 1988-04-30 | 논리연산장치 |
| DE3814875A DE3814875A1 (de) | 1987-05-01 | 1988-05-02 | Logische verknuepfungseinrichtung und logisches verknuepfungsverfahren |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62108393A JPH0833842B2 (ja) | 1987-05-01 | 1987-05-01 | 論理演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63273942A true JPS63273942A (ja) | 1988-11-11 |
| JPH0833842B2 JPH0833842B2 (ja) | 1996-03-29 |
Family
ID=14483624
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62108393A Expired - Fee Related JPH0833842B2 (ja) | 1987-05-01 | 1987-05-01 | 論理演算装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4916696A (ja) |
| JP (1) | JPH0833842B2 (ja) |
| KR (1) | KR920001100B1 (ja) |
| DE (1) | DE3814875A1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5170401A (en) * | 1988-06-02 | 1992-12-08 | Rockwell International Corporation | High integrity single transmission line communication system for critical aviation information |
| DE3936334A1 (de) * | 1989-10-30 | 1991-05-02 | Siemens Ag | Datentransfer-verfahren |
| US5251321A (en) * | 1990-06-20 | 1993-10-05 | Bull Hn Information Systems Inc. | Binary to binary coded decimal and binary coded decimal to binary conversion in a VLSI central processing unit |
| US5195101A (en) * | 1990-06-28 | 1993-03-16 | Bull Hn Information Systems Inc. | Efficient error detection in a vlsi central processing unit |
| US5175847A (en) * | 1990-09-20 | 1992-12-29 | Logicon Incorporated | Computer system capable of program execution recovery |
| JPH04178580A (ja) * | 1990-11-14 | 1992-06-25 | Ando Electric Co Ltd | 半導体メモリの故障自己診断装置 |
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