JPH01185941A - ゲートアレイ半導体装置 - Google Patents
ゲートアレイ半導体装置Info
- Publication number
- JPH01185941A JPH01185941A JP1133688A JP1133688A JPH01185941A JP H01185941 A JPH01185941 A JP H01185941A JP 1133688 A JP1133688 A JP 1133688A JP 1133688 A JP1133688 A JP 1133688A JP H01185941 A JPH01185941 A JP H01185941A
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- JP
- Japan
- Prior art keywords
- bonding pad
- semiconductor device
- gate array
- gnd
- unused
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 239000000872 buffer Substances 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特にウェーハ検査において
その出力バッファの同時動作によるチップ内の■。、、
ＧＮＤ等の電源ラインにおけるノイズ発生を低減したゲ
ートアレイ半導体装置に関する。
その出力バッファの同時動作によるチップ内の■。、、
ＧＮＤ等の電源ラインにおけるノイズ発生を低減したゲ
ートアレイ半導体装置に関する。
一般にゲートアレイ半導体装置は、第３図に示すように
、チップ１に外部セル２．内部セル３及び複数個のボン
ディングパッド４を配設し、かつ■。。ライン５とＧＮ
Ｄライン６の各電源ラインを周囲に配設した構成となっ
ている。ここで、■ＤＩ。
、チップ１に外部セル２．内部セル３及び複数個のボン
ディングパッド４を配設し、かつ■。。ライン５とＧＮ
Ｄライン６の各電源ラインを周囲に配設した構成となっ
ている。ここで、■ＤＩ。
ライン５にはボンディングパッド４■を接続し、ＧＮＤ
ライン６にはボンディングパッド４ｇを接続している。
ライン６にはボンディングパッド４ｇを接続している。
また、ボンディングパッド４Ｓは信号用として外部セル
２に接続し、ボンディングパッド４ｕは未使用となって
いる。
２に接続し、ボンディングパッド４ｕは未使用となって
いる。
この種の半導体装置は、必要な配線を施すことにより所
望の回路の半導体装置として構成できる。
望の回路の半導体装置として構成できる。
（発明が解決しようとする課題〕
上述した従来の半導体装置は、配線形成後におけるウェ
ーハ検査においては、ボンディングパッドに測定装置の
ブローバを接触させて検査を行うが、このプローバの構
造上の理由からボンディングパッドにかなりの負荷容量
が生じ、ゲートアレイ半導体装置ではこの負荷によって
電源ラインにノイズが発生し易くなる。この対策として
は出力バッファの同時動作数を制限したり、出力バンフ
ァを電源ラインの近くに配置する構造をとることが有効
であるが、ゲートアレイ半導体装置を設計する上での大
きな制約になるという問題がある。
ーハ検査においては、ボンディングパッドに測定装置の
ブローバを接触させて検査を行うが、このプローバの構
造上の理由からボンディングパッドにかなりの負荷容量
が生じ、ゲートアレイ半導体装置ではこの負荷によって
電源ラインにノイズが発生し易くなる。この対策として
は出力バッファの同時動作数を制限したり、出力バンフ
ァを電源ラインの近くに配置する構造をとることが有効
であるが、ゲートアレイ半導体装置を設計する上での大
きな制約になるという問題がある。
本発明は設計上での制約を無くすとともに、検査時にお
けるノイズの発生を防止するゲートアレイ半導体装置を
提供することを目的としている。
けるノイズの発生を防止するゲートアレイ半導体装置を
提供することを目的としている。
本発明のゲートアレイ半導体装置は、■。。、ＧＮＤ等
の電源ラインと未使用のボンディングパッドとをトラン
ジスタを介して接続し、かつ電源ラインと未使用ボンデ
ィングパッドとの間にバイアスを印加した構成としてい
る。
の電源ラインと未使用のボンディングパッドとをトラン
ジスタを介して接続し、かつ電源ラインと未使用ボンデ
ィングパッドとの間にバイアスを印加した構成としてい
る。
〔作用］
上述した構成のゲートアレイ半導体装置では、電源ライ
ンのレベルが上昇したときにトランジスタが導通してそ
のレベルを下げる方向に動作し、ノイズの発生を抑制す
る。
ンのレベルが上昇したときにトランジスタが導通してそ
のレベルを下げる方向に動作し、ノイズの発生を抑制す
る。
次に、本発明を図面を参照して説明する。
第１図は本発明の半導体装置の第１実施例の要部の模式
的回路図である。この半導体装置は、第３図に示したゲ
ートアレイ半導体チップに適用した例であり、複数個の
ボンディングパッドの内、未使用のボンディングパッド
４ｕを利用している。
的回路図である。この半導体装置は、第３図に示したゲ
ートアレイ半導体チップに適用した例であり、複数個の
ボンディングパッドの内、未使用のボンディングパッド
４ｕを利用している。
即ち、ここではＧＮＤライン６におけるノイズ低減策を
施しており、第１図に示すように未使用のボンディング
パッド４ｕを外部セル２内のＮチャネルＭＯＳトランジ
スタ２Ａを介してＧＮＤライン６に接続している。ここ
で、前記ＮチャネルＭＯＳトランジスタ２Ａはソース、
ドレインを夫々未使用ボンディングパッド４ｕ、ＣＮＤ
ライン６に接続し、ゲートはＧＮＤライン６に接続して
ダイオードとして接続している。また、未使用のボンデ
ィングパッド４ｕには−０，６Ｖ程度の電圧をバイアス
として印・加しておく。
施しており、第１図に示すように未使用のボンディング
パッド４ｕを外部セル２内のＮチャネルＭＯＳトランジ
スタ２Ａを介してＧＮＤライン６に接続している。ここ
で、前記ＮチャネルＭＯＳトランジスタ２Ａはソース、
ドレインを夫々未使用ボンディングパッド４ｕ、ＣＮＤ
ライン６に接続し、ゲートはＧＮＤライン６に接続して
ダイオードとして接続している。また、未使用のボンデ
ィングパッド４ｕには−０，６Ｖ程度の電圧をバイアス
として印・加しておく。
したがって、この回路を構成゛することにより、出力バ
ッファの同時動作（旧しベル→Ｌｏｗレベル）によりＧ
ＮＤレベルが約０．１■以上上昇すると、ＮチャネルＭ
ＯＳトランジスタ２Ａが導通してＧＮＤレベルを下げる
方向に動作し、ノイズの発生を抑制する。
ッファの同時動作（旧しベル→Ｌｏｗレベル）によりＧ
ＮＤレベルが約０．１■以上上昇すると、ＮチャネルＭ
ＯＳトランジスタ２Ａが導通してＧＮＤレベルを下げる
方向に動作し、ノイズの発生を抑制する。
第２図は本発明の第２実施例の要部の模式的回路図であ
り、ここではＶＤＤライン５におけるノイズ低減策を施
した例を示している。即ち、第２図のように■、ライン
５と未使用ボンディングパッド４ｕを外部セル２内のＮ
チャネルＭＯＳ）ランジスタ２Ｂを介して接続している
。ここではＮチャネルＭＯＳ）ランジスタ２Ｂのゲート
は未使用ボンディングパッド４ｕに接続してダイオード
として接続している。また、未使用ボンディングパッド
４ｕにはＶ＋＋ｏ＋０．６ Ｖ程度の電圧をバイアスと
して印加している。
り、ここではＶＤＤライン５におけるノイズ低減策を施
した例を示している。即ち、第２図のように■、ライン
５と未使用ボンディングパッド４ｕを外部セル２内のＮ
チャネルＭＯＳ）ランジスタ２Ｂを介して接続している
。ここではＮチャネルＭＯＳ）ランジスタ２Ｂのゲート
は未使用ボンディングパッド４ｕに接続してダイオード
として接続している。また、未使用ボンディングパッド
４ｕにはＶ＋＋ｏ＋０．６ Ｖ程度の電圧をバイアスと
して印加している。
この構成では、出力バッファの同時動作（Ｌｏｗレベル
→旧レベル）によりＶＤＤレベルが約０．１■以上下が
るとＮチャネルＭＯ３Ｉ−ランジスタ２Ｂが導通し■Ｄ
Ｄレベルを上げる方向に動作し、ノイズの発生を抑制す
る。
→旧レベル）によりＶＤＤレベルが約０．１■以上下が
るとＮチャネルＭＯ３Ｉ−ランジスタ２Ｂが導通し■Ｄ
Ｄレベルを上げる方向に動作し、ノイズの発生を抑制す
る。
以上説明した様に本発明は、Ｖ ＤＤ、 Ｇ Ｎ Ｄの
電源ラインのレベルが上昇したときに、未使用ボンディ
ングパッドとの間に接続したトランジスタが導通してそ
のレベルを下げる方向に動作し、電源ラインにおけるノ
イズの発生を抑制する。これにより、出力バッファの同
時動作数や出力バッファの配置の制限をとる必要はなく
、ゲートアレイ半導体装置の設計の自由度を向上できる
効果がある。
電源ラインのレベルが上昇したときに、未使用ボンディ
ングパッドとの間に接続したトランジスタが導通してそ
のレベルを下げる方向に動作し、電源ラインにおけるノ
イズの発生を抑制する。これにより、出力バッファの同
時動作数や出力バッファの配置の制限をとる必要はなく
、ゲートアレイ半導体装置の設計の自由度を向上できる
効果がある。
第１図は本発明の第１実施例の要部の回路図、第２図は
本発明の第２実施例の要部の回路図、第３図は本発明の
対象となるゲートアレイ半導体チップの平面レイアウト
図である。 ｌ・・・ゲートアレイ半導体チップ、２・・・外部セル
、２Ａ、２Ｂ・・・ＮチャネルＭＯＳ）ランジスタ、３
・・・内部セル、４・・・ボンディングパッド、４ｇ・
・・ＧＮＤボンディングパッド、４■・・・ＶＤ１１ボ
ンディングパッド、４Ｓ・・・信号用ボンデイングパ・
ンド、４ｕ・・・未使用ボンディングパッド、５・・・
ＶＤＤライン、６・・・ＧＮＤライン。 第３図
本発明の第２実施例の要部の回路図、第３図は本発明の
対象となるゲートアレイ半導体チップの平面レイアウト
図である。 ｌ・・・ゲートアレイ半導体チップ、２・・・外部セル
、２Ａ、２Ｂ・・・ＮチャネルＭＯＳ）ランジスタ、３
・・・内部セル、４・・・ボンディングパッド、４ｇ・
・・ＧＮＤボンディングパッド、４■・・・ＶＤ１１ボ
ンディングパッド、４Ｓ・・・信号用ボンデイングパ・
ンド、４ｕ・・・未使用ボンディングパッド、５・・・
ＶＤＤライン、６・・・ＧＮＤライン。 第３図
Claims (1)
- １、セルと、Ｖ＿Ｄ＿Ｄ、ＧＮＤ等の電源ラインと、複
数個のボンディングパッドとを配設したゲートアレイ半
導体装置において、前記電源ラインと未使用のボンディ
ングパッドとをトランジスタを介して接続し、かつ前記
電源ラインと未使用ボンディングパッドとの間にバイア
スを印加したことを特徴とするゲートアレイ半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133688A JPH01185941A (ja) | 1988-01-21 | 1988-01-21 | ゲートアレイ半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1133688A JPH01185941A (ja) | 1988-01-21 | 1988-01-21 | ゲートアレイ半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01185941A true JPH01185941A (ja) | 1989-07-25 |
Family
ID=11775189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1133688A Pending JPH01185941A (ja) | 1988-01-21 | 1988-01-21 | ゲートアレイ半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01185941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5466956A (en) * | 1993-11-18 | 1995-11-14 | Nec Corporation | Semiconductor integrated circuit device with electrode for measuring interlayer insulator capacitance |
| US5610417A (en) * | 1991-12-10 | 1997-03-11 | Vlsi Technology, Inc. | Integrated circuit with variable pad pitch |
-
1988
- 1988-01-21 JP JP1133688A patent/JPH01185941A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5610417A (en) * | 1991-12-10 | 1997-03-11 | Vlsi Technology, Inc. | Integrated circuit with variable pad pitch |
| US5742079A (en) * | 1991-12-10 | 1998-04-21 | Vlsi Technology, Inc. | Integrated circuit with variable pad pitch |
| US5466956A (en) * | 1993-11-18 | 1995-11-14 | Nec Corporation | Semiconductor integrated circuit device with electrode for measuring interlayer insulator capacitance |
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