JPH01188927A - デイスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （７）技術分野 この発明はコンピュータ等の端末機などの出力装置に用
いられるディスプレイ装置に関する。

特に、複数の矩形画像データを一部重なり合って表示さ
せるためのディスプレイ装置に関する。

（イ）従来技術 複数の矩形画像データを、−都電なり合って表示装置に
表示させる方法としては、従来、日ｍエレクト四二りス
　　　１９８６年５月１９日号日経エレクトロニクス　
　　１９８６年７月１４日号などの技術があった。

これは、表示画面に１対１に対応するフレームバッファ
を持たない。そうではなくて、矩形画像データを重なり
のない状態で記憶するメモリを有し、重なりに応じて、
前記メモリの読出しアドレスを制御することによって、
ラスタースキャン信号を合成する。

妙）発明が解決しようとする問題点 このような従来の方法は、中間に７レームバツ７アを持
たないので、ラスタースキャンシーケンスに従い表示さ
れるべき矩形画像の切換わりに応じてメモリの読出し手
順を変更する必要があった。

このため、表示画面の解像度を大きくすることができな
い、という問題があった。

に）構　成 第１図によって、本発明の詳細な説明する。

本発明のディスプレイ装置は、矩形画像メモリ１、タイ
ル転送器２、フレームバッファ３、ＣＰＵパス４、タイ
ル転送アドレスバス５、タイルデータバス６、表示制御
器１１などよりなる。

矩形画像メモリ１はデュアルポートメモリで構成されて
いる。矩形画像メモリ１には、矩形画像データ７．８が
記憶されている。

ここでは、矩形画像データが重なりのないように記憶さ
れている。矩形画像メモリ１のランダムアクセスポート
にＣＰＵパス４が接続されている。

デュアルポートというのは、ランダムアクセスポートと
シリアルポートを持つという事である。

ランダムアクセスポートはＣＰＵのアドレス空間にマツ
ピングされ、ＣＰＵからランダムにアクセスできる。

シリアルポートはタイル転送器２につながっている。シ
リアルポートから矩形画像メモリのデータを連続的に読
出す事ができる。これはランダムアクセスポートとは独
立に読出す事ができるのである。このためタイル転送器
２と矩形画像メモリ１０間に、タイル転送アドレスバス
５とタイルデータバス６が設けられている。矩形画像メ
モリ１は、従来の方法に於ても存在している。

本発明に於ては、フレームバッファ３とタイル転送器２
が新しく付加されている。

フレームバッファ３は、実際（ζ画面上に表示されるよ
うに矩形画像データを記憶するものである。

実際の画面シで於ては、画像７．８を、画像９．１゜に
示すように一部分が重なり合うように表示されるものと
する。こうするために、フレームバッファ３に於て、画
像９．１０が一都電なり合うように記憶しておく。

画像７が画像９に対応し、画像８が画像１０に対応する
。しかし、画像９の上に画像１０が一部分重なるため、
画像９の右下の部分は表示されない０ 表示制御器１１は、ラスタースキャンシーケンスに従い
フレームバッファ３から画像ブータラ読出し、ビデオ信
号を合成する。

ラスタースキャンというのは、画素を左上から右方向へ
走査し、１行下へ移ってその行を左から右へ走査し、各
行ごとに左から右へ走査するものである。最もあしふれ
た走査である。つまり、フレームバッファ３には、表示
画面と同じ順序で画素データが記憶されているという事
である。フレームバッファ３からメモリ内容を読出す時
にスキャンの順序を変更したりする必要がない。

従って、表示制御器１１はＣＰＵによって制御される必
要がなく、一定のラスタースキャンシーケンスに従って
フレームバッファからデータを読出すようにすればよい
。

フレームバッファ３を追加したのが本発明の特徴のひと
つである。しかし、フレームバッファ自体は画像処理装
置に於て広く使われている。これ自体が新規ではない。

フレームバッファ３はデータバス４０によって、タイル
転送器２からデータを受けとる。

タイル転送器２はＣＰＵパス４を介してＣＰＵ　（図示
せず）につながっている。タイル転送器２はタイル転送
アドレスバス５とタイルデータバス６によって、矩形画
像メモリ１に接続されている。

本発明の特徴ある部分は、タイル転送器２である。そこ
で、これを第２図によって説明する。

矩形画像のうち、表示画面上に表われる部分矩形をタイ
ルと呼ぶ。第３図に矩形画像７を示す。

これは部分矩形２４．２５．２６に分けられる。部分矩
形２６は、後に画像８によって覆われる部分である。部
分矩形２４．２５．２６への分割は、他の画像によって
覆われる部分から水平線を延ばして、矩形画像データを
分割する事によって行なう。従って部分矩形２４．２５
．２６のように分けられる。

このうち、２４．２５の部分をタイルと呼ぶ。この部分
のデータをタイルデータと呼ぶ。

矩形画像メモリ１から、タイルデータだけを、フレーム
バッファ３へ、実際に表示される順に記憶されるように
転送するので、タイル転送器２と呼ぶ。

第２図はタイル転送器２の内部構成例を示す。

これは、制御ブロック１２、ＴＤＢメモリ１３、矩形画
像メモリ制御ブロックｌ　４、ＴＤＢメモリ制御ブロッ
ク１５．フレームバッファ制御ブロツク１６、タイルデ
ータ転送パイプライン１７などよりなっている。

制御ブロック１２はアドレスバス及ヒデータパスよりな
るＣＰＵバス１８によってＣＰＵに接続されている。こ
れは、ＣＰＵからの指令を解釈し、各ブロック１４．１
５．１６．１７を制御する。

ＴＤＢメモリ１３は、タイルを記述する情報を格納する
メモリである。

第３図はタイルとＴＤＢメモリの内容を示す。矩形画像
７が、部分矩形２４．２５．２６に分けられ、タイル２
４．２５を生じる事は既に述べた。

ＴＤＢメモリの内容２６は、矩形画像メモリスタートア
ドレスａ１フレームバッファスタートアドレスｂ１タイ
ル幅Ｃ，タイル高さｄ％ＴＤＢリストポインタｅなどよ
りなっている。これは、タイルごとに記憶される。

矩形画像メモリスタートアドレスａというのは、第１図
の矩形画像メモリ１に於けるそのタイルのスタートアド
レスを示すものである。タイル２４を例にとると、これ
は、画像７の左上の画素のアドレスという事である。

フレームバッファスタートアドレスｂというのは、第１
図の７レームパツフア３に於ける同じタイルのスタート
アドレスである。これは、タイル２４に対し、フレーム
バッファ３の画像９の左上の画素のアドレスｂという事
になる。

タイル幅Ｃは、タイルの横方向の画素数である。

タイル高さｄはタイルの縦方向の画素数である。

タイルは矩形状であるから、スタートアドレスと、幅、
高さが与えられる事によって指定される。

ＴＤＢメモリ１３に於て、タイルごとにアドレスが付与
され、そのアドレスに対して、第３図のＴＤＢの内容デ
ータ２６が記憶されている。

ＴＤＢリストポインタｅというのは、ＴＤＢメモリに於
て、次に転送すべきタイルのタイル情報が記憶されてい
る部分のアドレスの事である。あるタイルの転送が終る
と、ＴＤＢリストポインタで指定されたタイルのタイル
データの転送が行われる。

ＴＤＢリストポインタｅで指定される順に、自動的に（
ＣＰＵの指令なしに）タイルデータが転送されてゆくわ
けである。

矩形画像メモリ制御ブロック１４は、矩形画像メモリ１
のアドレスおよび制御信号を生成する。

ＴＤＢメモリ制御ブロック１５は・、ＴＤＢメモリ１３
のアドレスおよび制御信号を生成する。

フレームバッファ制御ブロック１６は、フレームバッフ
ァ３のアドレスおよび制御信号を生成する。

タイルデータ転送パイプライン１７は、画像ブータラ、
矩形画像メモリ１からフレームバッファ３へ転送するた
めのパイプラインである。こレカラ、フレームバッファ
３に向っては、フレームバッファデータバス２２が設け
られている。

矩形画像メモリ１からデータバス６が、タイルデータ転
送パイプライン１７に向って設けられる。

矩形画像メモリ制御ブロック１４から矩形画像メモリ１
に向ってタイル転送アドレスバス５が設けられている。

フレームバッファ制御ブロック１６かう、フレームバッ
ファ３に向けて、フレームバッファのアドレスおよびコ
ントロールバス２１が設けられる。

４４〜４７は、制御ブロック１２と、矩形画像メモリ制
御ブロック１４、ＴＤＢメモリ制御ブロック１５、フレ
ームバッファ制御ブロック１６、タイルデータ転送パイ
プライン１７とを結ぶコントロールバスである。

（ホ）作　用 矩形画像メモリ１から、フレームバッファ３へのタイル
データの転送は、タイル転送器２によって、タイルごと
に行われる。

ＣＰＵからの指示たより、制御ブロック１２は、タイル
データの転送シーケンスを開始する。

転送スべきＴＤＢメモリのアドレスは、ＴＤＢメモリ制
御ブロック１５に渡される。ＴＤＢメモリのアドレスを
指定するという事は、特定のタイルを指定するという事
である。

制御ブロック１２およびＴＤＢメモリ制御ブロック１５
は、ＴＤＢメモリ１３よりＴＤＢ情報を読み出し、各ブ
ロック１４．１６．１７．１２にセットする。

矩形画像メモリスタートアドレスａは矩形画像メモリ制
御ブロック１４ヘセツトする。

フレームバッファスタートアドレスｂは、フレームバッ
ファ制御ブロック１６ヘセツトする。

タイル幅Ｃは、タイルデータ転送パイプライン１７ヘセ
ツトする。

タイル高さｄは制御ブロック１２ヘセツトする。

矩形画像メモリ制御ブロック１４は、制御ブロック１２
の指示により、矩形画像メモリスタートアドレスをアド
レスバス５に出力する。これによって、矩形画像メモリ
１のシリアルボート−転送サイクルが起動する。

タイルデータ転送パイプライン１７は、制御ブロック１
２の指示により、矩形画像メモリ１のシリアルポートよ
り、タイルデータを順次読出し、フレームバッファデー
タバス２２に出カスる。

タイルデータ転送パイプライン１７に同期して、フレー
ムバッファ制御ブロック１６は、制御フロック１２の指
示）てより、フレームバッファの書込アドレスをフレー
ムバッファアドレスコントロールパス２１に出力し、１
画素ごとにインクリメントする。

タイルデータ転送パイプライン１７は、転送した画素数
をカウントするカウンタを持っている。

これによって、タイルデータ転送パイプライン１７は、
シリアルボートの転送サイクルを再び起動する条件と、
タイルの１行が転送されつくした条件をチエツクしてい
る。

いずれかの条件が満たされた時、それぞれの条件に応じ
たフラグが、タイルデータ転送パイプライン１７から、
制御ブロック１２に送られる。

制御ブロック１２は、送られたフラグをチエツクする。

シリアルボートの転送終了であってタイル行転送が終了
していない場合は、矩形画像メモリ制御ブロック１４に
、再び、シリアルポート転送サイクルを起動させる。

このとき転送アドレスは、１０ウアドレス分インクリメ
ントされている。制御ブロック１２は再度フレームバッ
ファ制御ブロック１６、タイルデータ転送パイプライン
１７に指示し、タイルの同一行画素データの連続転送を
続行させる。

フラグをチエツクした結果、タイル行転送終了フラグが
立った場合、制御ブロック１２は転送を中断する。そし
て、タイルの高さ分だけ行転送を行なったかチエツクす
る。

もしも、未だタイルの全行が転送されていないならば、
矩形画像メモリ制御ブロック１４、フレームバッファ制
御ブロック１６を１行分インクリメントし、再び、次行
の転送を続行する。

タイルの全行が転送されていたならば、制御ブロック１
２は、ＴＤＢメモリ制御ブロック１５に指示し、ＴＤＢ
のリストポインタｅを、ＴＤＢメモリ１３より読出させ
る。さらに、制御ブロック１２は、ＴＤＢメモリ制御ブ
ロック１５に、次のタイルのＴＤＢ読出しアドレスとし
て前記ｅをセットする。

もしも、このデータに含まれるストップビットが有効で
あれば転送を終了する。そしてＣＰＵに割込みを通知す
る。

もしも、そうでなければ、再度、タイルデータの転送シ
ーケンスを続行する。

このように、タイルごとにタイルデータを矩形画像メモ
リ１から、フレームバッファ３へ転送する。全てのタイ
ルのデータ転送が終ると有効なストップビットが現われ
るので、転送を終了する。

このように、タイルデータの転送は、ＣＰＵとは独立に
行われる。転送の開始指令はＣＰＵから、制御ブロック
１２に送られるが、これ以後、　ＣＰＵとは独立に、制
御ブロック１２によって、タイルデータの転送が続行さ
れるわけである。

フレームバッファ３が、矩形画像メモリ１と表示装置の
間に介在する。このため、転送スピードが、ビデオシー
ケンスによる制約を受けない。

このため、フレームバッファの容量を大きくする事によ
り、表示画面の解像度を任意に高める事ができる。

（ホ）効　果 本発明によれば、複数の矩形画像の一部を重ね合せた表
示を、ｃｐｔｙとは独立して、高速に行なう事ができる
。フレームバッファの容量が太きければ、高解像度の表
示画面を得る事ができる。

１矩形画像に１プロセスを対応させ、このような複数の
矩形画像を一部重ねた状態で画面に表示させることがで
きる。そうすると、ひとつの画面であるのに、あたかも
、複数の表示装置があるかのようになる。高解像度の画
質とする事ができるので、計算機の出力表示装置として
好適である。

【図面の簡単な説明】

第１図は本発明のディスプレイ装置の構成図。 第２図は第１図中のタイル転送器の構成図。 第３図はタイル及びＴＤＢメモリの内容を示す説明図。 １・・・・・・・・・矩形画像メモリ ２・・・・・・・・・タイル転送器 ３・・・・・・・・・フレームバッファ４・・・・・・
・・・ＣＰＵバス ５・・・・・・・・・タイル転送アドレスバス６・・・
・・・・・・タイルデータバス７．８・・・・・・矩′
形画像 ９．１０・・・・・・矩形画像が重なったもの１１・・
・・・・表示制御器 １２・・・・・・制御ブロック ｌ　３　、、、、、、　Ｔ　Ｄ　Ｂメモリ１４・・・・
・・矩形画像メモリ制御ブロック１５・・・・・・ＴＤ
Ｂメモリ制御ブロック１６・・曲フレームバッファ制御
ブロック１７・・・・・・タイルデータ転送パイプライ
ン１８・・・・・・ＣＰＵバス ２１・・・・・・フレームバッファのアドレス、コント
ロールバス２２・・・・・・フレームバッファのデータ
バス２４．２５・・・タイル ２６・・・・・・覆われるべき部分矩形発明者　　山下
和寿 朝夷名巧 佐藤健哉 特許出願人　　住友電気工業株式会社

Claims (1)

【特許請求の範囲】
1. ＣＰＵのアドレス空間にマツピングされＣＰＵからラン
   ダムにアクセスできるランダムアクセスポートとランダ
   ムアクセスポートとは独立にデータを連続的に読出すこ
   とのできるシリアルポートを有し互いに重なり合つて表
   示されうる複数の矩形画像を記憶する矩形画像メモリ１
   と、ラスタースキャンして表示画面に表示すべきラスタ
   ースキャンデータを記憶するフレームバッファ３と、重
   なつて表示されるべき矩形画像の表示されるべき部分を
   部分矩形に分割してタイルとし、個々のタイルに対して
   タイル幅ｃ、タイル高さｄ、矩形画像メモリスタートア
   ドレスａ、フレームバッファスタートアドレスｂ、及び
   次のタイルを指示するＴＤＢリストポインタｅを記憶す
   るＴＤＢメモリ１３と、矩形画像メモリ１のシリアルポ
   ートを通じ指定したアドレスからデータを連続して読出
   す矩形画像メモリ制御ブロック１４と、前記の読出され
   たデータを指定されたアドレスから連続してフレームバ
   ッファ３へ書込むフレームバッファ制御ブロック１６と
   、ＴＤＢメモリのアドレスおよび制御信号を生成するＴ
   ＤＢメモリ制御ブロック１５と、矩形画像メモリ１から
   読出されたデータをフレームバッファ３へ転送するタイ
   ルデータ転送パイプライン１７と、前記矩形画像メモリ
   制御ブロック１４、ＴＤＢメモリ制御ブロック１５、フ
   レームバッファ制御ブロック１６、タイルデータ転送パ
   イプライン１７を制御し矩形画像の表示されるべき部分
   をＣＰＵとは独立して矩形画像メモリ１からフレームバ
   ッファ３へ転送する制御ブロック１２とよりなる事を特
   徴とするディスプレイ装置。