JPH01188967A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01188967A JPH01188967A JP63013090A JP1309088A JPH01188967A JP H01188967 A JPH01188967 A JP H01188967A JP 63013090 A JP63013090 A JP 63013090A JP 1309088 A JP1309088 A JP 1309088A JP H01188967 A JPH01188967 A JP H01188967A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- write
- write voltage
- control circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000005764 inhibitory process Effects 0.000 abstract 1
- 230000007257 malfunction Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、コンピュータや制御システム、及び民生電
子装置などに用いる半導体装置に関する。
子装置などに用いる半導体装置に関する。
この発明は、半導体メモリと論理回路から成る半導体装
置において、書き込み禁止用デンディションメモリを内
蔵することにより、ユーザーメモリの誤書き込みを防止
するようにしたものである。
置において、書き込み禁止用デンディションメモリを内
蔵することにより、ユーザーメモリの誤書き込みを防止
するようにしたものである。
従来、第２図に示すように、制御回路２と書き込み電圧
発生回路７からの信号を、書き込み制御回路８が有効と
して受は付けると、書き込み制御回路８は、ユーザーメ
モリ６に入出力バノファ５の入力データを書き込む方法
がとられている。
発生回路７からの信号を、書き込み制御回路８が有効と
して受は付けると、書き込み制御回路８は、ユーザーメ
モリ６に入出力バノファ５の入力データを書き込む方法
がとられている。
しかし、従来の半導体装置は、論理回路１．制御回路２
．及び書き込み電圧発生回路７等の誤動作、誤操作、ノ
イズ等によりすでに書き込み済みのユーザーメモリ６に
、誤書き込み動作をするという欠点があった。
．及び書き込み電圧発生回路７等の誤動作、誤操作、ノ
イズ等によりすでに書き込み済みのユーザーメモリ６に
、誤書き込み動作をするという欠点があった。
そこで、この発明は、従来のこのような欠点を解決する
ため、半導体装置に誤動作、誤操作、ノイズ等が発生し
てもユーザーメモリに誤書き込みがされないようにする
ことを目的としている。
ため、半導体装置に誤動作、誤操作、ノイズ等が発生し
てもユーザーメモリに誤書き込みがされないようにする
ことを目的としている。
上記問題点を解決するために、この発明はユーザーメモ
リにデータが書き込まれたことを記憶するコンデイショ
ンメモリを内蔵し、このコンデイションメモリを電気的
に消去されない書き込み禁止フラグとして使用すること
により、ユーザーメモリの誤書き込みを防止するように
した。
リにデータが書き込まれたことを記憶するコンデイショ
ンメモリを内蔵し、このコンデイションメモリを電気的
に消去されない書き込み禁止フラグとして使用すること
により、ユーザーメモリの誤書き込みを防止するように
した。
上記のように構成された半導体装置のコンデイションメ
モリは、書き込み禁止フラグとして作用するので、論理
回路や制御回路等に誤動作、誤操作、ノイズ等が発生し
てもユーザーメモリに誤書き込みされない。
モリは、書き込み禁止フラグとして作用するので、論理
回路や制御回路等に誤動作、誤操作、ノイズ等が発生し
てもユーザーメモリに誤書き込みされない。
以下に、この発明の実施例を図面に基づいて説明する。
第１図において、半導体装置の論理回路１と制御回路２
は、コントロールバスｌａとデータバス１ｂで接続され
、アドレス回路４は、制御回路２からアドレスコントロ
ール信号２ａを受けて、アドレス信号４ａをユーザーメ
モリ６とコンデイションメモリ９に送る。人出力制御回
路３は、制御回路２から人出力コントロール信号２ｂを
受けて、入出カバソファ信号３ａを入出カバソファ回路
５へ接続される。入出力バノファ回路５は、入出力制御
回路３から入出力コントロール信号２ｂより、入カバソ
ファとして選択されると、制御回路２から、データバス
１ｃを通してユーザーメモリ６ヘデータバス５ａを通し
てデータを送る。書き込み電圧発生回路７は、書き込み
電圧を接′ｆｔ線７ａを通して、書き込み制御回路８へ
書き込み電圧を供給し、書き込み制御回路８はコンデイ
ションメモリ９の内容を接続線８ｂを通して、ユーザー
メモリにデータが書き込まれているかどうか判断する。
は、コントロールバスｌａとデータバス１ｂで接続され
、アドレス回路４は、制御回路２からアドレスコントロ
ール信号２ａを受けて、アドレス信号４ａをユーザーメ
モリ６とコンデイションメモリ９に送る。人出力制御回
路３は、制御回路２から人出力コントロール信号２ｂを
受けて、入出カバソファ信号３ａを入出カバソファ回路
５へ接続される。入出力バノファ回路５は、入出力制御
回路３から入出力コントロール信号２ｂより、入カバソ
ファとして選択されると、制御回路２から、データバス
１ｃを通してユーザーメモリ６ヘデータバス５ａを通し
てデータを送る。書き込み電圧発生回路７は、書き込み
電圧を接′ｆｔ線７ａを通して、書き込み制御回路８へ
書き込み電圧を供給し、書き込み制御回路８はコンデイ
ションメモリ９の内容を接続線８ｂを通して、ユーザー
メモリにデータが書き込まれているかどうか判断する。
もしコンデイションメモリ９が書き込まれていなければ
、書き込み制御回路８は、接続線８ａを通してユーザメ
モリ６へ書き込み電圧を供給し、ユーザメモリ６の書き
込みを実施する。又、書き込みが実施されると制御回路
８は、接続線８ｂを通してコンデイションメモリ９へ書
き込み電圧を供給し、ユーザーメモリ６に書き込みがさ
れたことを記憶する。もしコンデイションメモリ９が書
き込まれていれば、書き込み制御回路８は書き込み電圧
をユーザメモリ６へ供給しない。
、書き込み制御回路８は、接続線８ａを通してユーザメ
モリ６へ書き込み電圧を供給し、ユーザメモリ６の書き
込みを実施する。又、書き込みが実施されると制御回路
８は、接続線８ｂを通してコンデイションメモリ９へ書
き込み電圧を供給し、ユーザーメモリ６に書き込みがさ
れたことを記憶する。もしコンデイションメモリ９が書
き込まれていれば、書き込み制御回路８は書き込み電圧
をユーザメモリ６へ供給しない。
以上の実施例のようにコンデイションメモリ９が、書き
込み禁止フラグの作用をするのでユーザーメモリの誤書
き込みが防止される。
込み禁止フラグの作用をするのでユーザーメモリの誤書
き込みが防止される。
この発明は、以上説明したようにユーザーメモリに書き
込まれたことを記憶するコンデイションメモリを装え、
書き込み禁止フラグとして使用することにより、半導体
メモリの内容が書き代わらないので、半導体装置が、誤
動作をしたり、動かなくなるということを少なくできる
という効果がある。
込まれたことを記憶するコンデイションメモリを装え、
書き込み禁止フラグとして使用することにより、半導体
メモリの内容が書き代わらないので、半導体装置が、誤
動作をしたり、動かなくなるということを少なくできる
という効果がある。
第１図はこの発明に係わる半導体装置のブロック図、第
２図は従来の半導体装置のブロック図である。 １・・・論理回路 ２・・・制御回路 ３・・・入出力制御回路 ４・・・アドレス回路 ５・・・入出カバソファ ６・・・ユーザーメモリ ７・・・書き込み電圧発生回路 ８・・・書き込み制御回路 ９・・ ・コンデイションメモリ １ａ・・・コントロールバス １ｂ・・・データーバス ２ａ・・・アドレスコントロールレイ言号２ｂ・・・入
出力コントロール信号 ２ｃ・・・データーバス ３ａ・・・入出力バノファ信号 ４ａ・・・アドレス信号 ５ａ・・・データーハス ７ａ・・・接続線 ８ａ−接Ｖｔ″ｆＬＩＡ ８ｂ・・・接続線 ８ｃ・・・接続線 以上 出願人 セイコー電子工業株式会社
２図は従来の半導体装置のブロック図である。 １・・・論理回路 ２・・・制御回路 ３・・・入出力制御回路 ４・・・アドレス回路 ５・・・入出カバソファ ６・・・ユーザーメモリ ７・・・書き込み電圧発生回路 ８・・・書き込み制御回路 ９・・ ・コンデイションメモリ １ａ・・・コントロールバス １ｂ・・・データーバス ２ａ・・・アドレスコントロールレイ言号２ｂ・・・入
出力コントロール信号 ２ｃ・・・データーバス ３ａ・・・入出力バノファ信号 ４ａ・・・アドレス信号 ５ａ・・・データーハス ７ａ・・・接続線 ８ａ−接Ｖｔ″ｆＬＩＡ ８ｂ・・・接続線 ８ｃ・・・接続線 以上 出願人 セイコー電子工業株式会社
Claims (1)
- （１）消去可能で、且つ、プログラム可能な読み出し専
用半導体メモリ論理回路から成る半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013090A JPH01188967A (ja) | 1988-01-23 | 1988-01-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63013090A JPH01188967A (ja) | 1988-01-23 | 1988-01-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01188967A true JPH01188967A (ja) | 1989-07-28 |
Family
ID=11823460
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63013090A Pending JPH01188967A (ja) | 1988-01-23 | 1988-01-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01188967A (ja) |
-
1988
- 1988-01-23 JP JP63013090A patent/JPH01188967A/ja active Pending
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