JPH01189293A - バーストゲートパルス発生回路 - Google Patents
バーストゲートパルス発生回路Info
- Publication number
- JPH01189293A JPH01189293A JP63012935A JP1293588A JPH01189293A JP H01189293 A JPH01189293 A JP H01189293A JP 63012935 A JP63012935 A JP 63012935A JP 1293588 A JP1293588 A JP 1293588A JP H01189293 A JPH01189293 A JP H01189293A
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- JP
- Japan
- Prior art keywords
- pulse
- burst gate
- circuit
- gate pulse
- transistor
- Prior art date
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- Pending
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- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はクロマ発振周波数のパルスをカウントダウンし
てバーストゲートパルスとして出力するバーストゲート
パルス発生回路に関するものである。
てバーストゲートパルスとして出力するバーストゲート
パルス発生回路に関するものである。
従来の技術
従来、バーストゲートパルス発生回路は、第３図に示す
ような構成であった。第２図において、３はバーストゲ
ートパルス出力回路、４は水平同期パルス入力端子、５
はフライバックパルス入力端子、６はバーストゲートパ
ルス出力端子、７は電源端子、１８はコンデンサ、１９
，２０，２４゜２５．２７はＮＰＮ トランジスタ、２
１，２２゜２３．２６．２９’、３４は抵抗、２８は基
準バイアス源、３０．３１は定電流源、３２．３３はそ
れぞれ差動増幅回路を構成するＰＮＰ トランジスタで
ある。第４図（ａ）〜（ｅ）は第２図の各点における波
形であり、第４図（ｆ）はテレビ信号の波形である。
ような構成であった。第２図において、３はバーストゲ
ートパルス出力回路、４は水平同期パルス入力端子、５
はフライバックパルス入力端子、６はバーストゲートパ
ルス出力端子、７は電源端子、１８はコンデンサ、１９
，２０，２４゜２５．２７はＮＰＮ トランジスタ、２
１，２２゜２３．２６．２９’、３４は抵抗、２８は基
準バイアス源、３０．３１は定電流源、３２．３３はそ
れぞれ差動増幅回路を構成するＰＮＰ トランジスタで
ある。第４図（ａ）〜（ｅ）は第２図の各点における波
形であり、第４図（ｆ）はテレビ信号の波形である。
以下、これらの図面を参照して回路動作を説明する。い
ま初期状態としてコンデンサ１８が定電流源３０により
充電されており、トランジスタ３２のベース電圧Ｖ’１
２Ｂが、定電圧源２８によって得られる電圧ＶＲａｆよ
り高いとする。このとき、水平同期パルス入力端子４に
第４図（ａ）に示されるような水平同期パルス波形ＶＩ
Ｇが入力されると、水平同期パルス期間Ｔ３の間、トラ
ンジスタ２７は導通状態となり、コンデンサ１８に充電
されていた電荷を放電し、トランジスタ３２のベースミ
圧Ｖ ３２Ｂは下がる。そして、水平同期パルス期間Ｔ
３が過ぎると、トランジスタ２７は遮断状態になるため
、コンデンサ１ａは定電流源３０により充電され、トラ
ンジスタ３２のベース電圧Ｖ３２Ｂは徐々に増加してい
く。トランジスタ３２０ベース電圧Ｖ ３２Ｂが時間Δ
Ｔの間に増加する電圧ΔＶ３２Ｂは定電流源３０の電流
値をｔ３ｏ、コンデンサ１８の容量値をＣとしたとき 第４図（ｂ）のＶ１６はトランジスタ３２のベース電圧
波形を示し、ＶＩ７はトランジスタ３３のベース電圧を
示している。トランジスタ３２．３３はそれぞれ差動増
幅回路を構成しているため、トランジスタ３２のベース
電圧Ｖ３２Ｂがトランジスタ３３のベース電圧ＶＲｅｆ
より低い期間Ｔ６は、定電流源３１によって得られる電
流がトランジスタ３２を流れ、その他の期間はトランジ
スタ３３を流れる。第４図（Ｃ）に示される波形ＶＩ８
はトランジスタ３３のコレクタの電圧を示す。この波形
Ｖ１８がバーストゲートパルス出力回路３のトランジス
タ１９のベースに加えられる。一方、バーストゲートパ
ルス出力回路３には水平同期パルス入力端子４より水平
同期パルスが抵抗２３を通じてトランジスタ２０のベー
スに、また、フライバックパルス入力端子５よりフライ
バックパルスが抵抗２６を通じてトランジスタ２５のベ
ースに入力される。第４図（ｄ）においてＶｌ＋はフラ
イバック入力端子５に入力されるフライバックパルスを
示す。トランジスタ２５のベースに入力されたフライバ
ックパルスは抵抗２２とトランジスタ２５により極性反
転され、トランジスタ２４のベースに加わる。トランジ
スタ１９，２０．２４はそれぞれコレクタ共通で電源端
子７との間の抵抗２１に接続されており、論理積回路を
構成しているため、バーストゲートパルス出力端子６に
は第４図（ｅ）におけるＶ１９で示されるバーストゲー
トパルスが出力される。ここで、Ｔ７はバーストゲート
パルス期間を示す。
ま初期状態としてコンデンサ１８が定電流源３０により
充電されており、トランジスタ３２のベース電圧Ｖ’１
２Ｂが、定電圧源２８によって得られる電圧ＶＲａｆよ
り高いとする。このとき、水平同期パルス入力端子４に
第４図（ａ）に示されるような水平同期パルス波形ＶＩ
Ｇが入力されると、水平同期パルス期間Ｔ３の間、トラ
ンジスタ２７は導通状態となり、コンデンサ１８に充電
されていた電荷を放電し、トランジスタ３２のベースミ
圧Ｖ ３２Ｂは下がる。そして、水平同期パルス期間Ｔ
３が過ぎると、トランジスタ２７は遮断状態になるため
、コンデンサ１ａは定電流源３０により充電され、トラ
ンジスタ３２のベース電圧Ｖ３２Ｂは徐々に増加してい
く。トランジスタ３２０ベース電圧Ｖ ３２Ｂが時間Δ
Ｔの間に増加する電圧ΔＶ３２Ｂは定電流源３０の電流
値をｔ３ｏ、コンデンサ１８の容量値をＣとしたとき 第４図（ｂ）のＶ１６はトランジスタ３２のベース電圧
波形を示し、ＶＩ７はトランジスタ３３のベース電圧を
示している。トランジスタ３２．３３はそれぞれ差動増
幅回路を構成しているため、トランジスタ３２のベース
電圧Ｖ３２Ｂがトランジスタ３３のベース電圧ＶＲｅｆ
より低い期間Ｔ６は、定電流源３１によって得られる電
流がトランジスタ３２を流れ、その他の期間はトランジ
スタ３３を流れる。第４図（Ｃ）に示される波形ＶＩ８
はトランジスタ３３のコレクタの電圧を示す。この波形
Ｖ１８がバーストゲートパルス出力回路３のトランジス
タ１９のベースに加えられる。一方、バーストゲートパ
ルス出力回路３には水平同期パルス入力端子４より水平
同期パルスが抵抗２３を通じてトランジスタ２０のベー
スに、また、フライバックパルス入力端子５よりフライ
バックパルスが抵抗２６を通じてトランジスタ２５のベ
ースに入力される。第４図（ｄ）においてＶｌ＋はフラ
イバック入力端子５に入力されるフライバックパルスを
示す。トランジスタ２５のベースに入力されたフライバ
ックパルスは抵抗２２とトランジスタ２５により極性反
転され、トランジスタ２４のベースに加わる。トランジ
スタ１９，２０．２４はそれぞれコレクタ共通で電源端
子７との間の抵抗２１に接続されており、論理積回路を
構成しているため、バーストゲートパルス出力端子６に
は第４図（ｅ）におけるＶ１９で示されるバーストゲー
トパルスが出力される。ここで、Ｔ７はバーストゲート
パルス期間を示す。
発明が解決しようとする課題
このような従来の構成では、トランジスタ３２のベース
電圧Ｖ３２Ｂの時間ΔＴの期間の電圧増加特に回路がＩ
Ｃ化された場合においては、定電流１３０、コンデンサ
容量Ｃ３Ｓがばらつき、また、電源電圧変動、温度変化
時における定電流ｒｓｏの変動及び基準バイアス源２８
の基準バイアスＶ ｒ ｅ ｆの変動が生じるため、バ
ーストゲートパルスの期間が、一定に保たれないという
不都合が生じた。
電圧Ｖ３２Ｂの時間ΔＴの期間の電圧増加特に回路がＩ
Ｃ化された場合においては、定電流１３０、コンデンサ
容量Ｃ３Ｓがばらつき、また、電源電圧変動、温度変化
時における定電流ｒｓｏの変動及び基準バイアス源２８
の基準バイアスＶ ｒ ｅ ｆの変動が生じるため、バ
ーストゲートパルスの期間が、一定に保たれないという
不都合が生じた。
本発明はこのような問題点を解決するもので、一定のパ
ルス幅を持ったバーストゲートパルスを出力することを
目的とするものである。
ルス幅を持ったバーストゲートパルスを出力することを
目的とするものである。
課題を解決するための手段
前記問題を解決するために、本発明は、クロマ発振回路
と、このクロマ発振回路により作られたクロマ発振周波
数のパルスをクロック入力とし、かつ水平同期パルスを
リセットパルス入力として動作する論理回路と、論理回
路によって作られたパルスをバーストゲートパルスきし
て出力する出力回路とからなり、クロマ発振周波数のパ
ルスをカウントダウンしてバーストゲートパルスとじて
出力するバーストゲートパルス発生回路を提供する。
と、このクロマ発振回路により作られたクロマ発振周波
数のパルスをクロック入力とし、かつ水平同期パルスを
リセットパルス入力として動作する論理回路と、論理回
路によって作られたパルスをバーストゲートパルスきし
て出力する出力回路とからなり、クロマ発振周波数のパ
ルスをカウントダウンしてバーストゲートパルスとじて
出力するバーストゲートパルス発生回路を提供する。
作用
この構成により、各素子単体の設定値変動要因、電源電
圧変動及び温度変化の影響を受けず、一定のパルス幅の
バーストゲートパルスが出力される。
圧変動及び温度変化の影響を受けず、一定のパルス幅の
バーストゲートパルスが出力される。
実施例
第１図および第２図は本発明の一実施例によるバースト
ゲートパルス出力回路およびその要部のタイミング波形
図である。第１ｆｆｌにおいて第３図と同一機能をもつ
部分には第３図と同一番号を付して、説明を省略する。
ゲートパルス出力回路およびその要部のタイミング波形
図である。第１ｆｆｌにおいて第３図と同一機能をもつ
部分には第３図と同一番号を付して、説明を省略する。
第１図において、１はクロマ発振回路、２はクロックパ
ルス入力としてクロマ発振回路１より出力されるクロマ
発振周波数のパルスを用い、リセットパルス入力として
水平同期パルスを用いた論理回路、８．９，１０゜１１
．１２はリセット端子を設けたフリップフロップ回路、
１３．１４，１５．１６．１７はインバータである。第
２図（ａ）から第２図（ｉ）までは第１図の論理回路２
の各点における波形であり、第２図（ｊ）から第２図（
１）までは第１図のバーストゲートパルス出力回路の各
点における波形であり、第２図（ｍ）は、第４図（ｆ）
と同じで、テレビ信号の波形である。
ルス入力としてクロマ発振回路１より出力されるクロマ
発振周波数のパルスを用い、リセットパルス入力として
水平同期パルスを用いた論理回路、８．９，１０゜１１
．１２はリセット端子を設けたフリップフロップ回路、
１３．１４，１５．１６．１７はインバータである。第
２図（ａ）から第２図（ｉ）までは第１図の論理回路２
の各点における波形であり、第２図（ｊ）から第２図（
１）までは第１図のバーストゲートパルス出力回路の各
点における波形であり、第２図（ｍ）は、第４図（ｆ）
と同じで、テレビ信号の波形である。
以下、これらの図面を参照して回路動作を説明する。
第１図においてクロマ発振回路１より出力されたクロマ
発振周波数のパルスが論理回路２のクロック入力パルス
としてフリップフロップ８のＴ入力端子に入力され、水
平同期パルスが、水平同期パルス入力端子４より論理回
路２のフリップフロップ８．９，１０，１１．１２のそ
れぞれのリセット入力端子に入力され、水平同期パルス
の期間Ｔ３の期間フリップフロップ８．９，１０゜１１
．１２をそれぞれリセットしそれぞれの出力端子をロウ
レベルの状態に保つ。水平同期パルス期間Ｔ３が過ぎる
と、フリップフロップ８，９゜１０．１１．１２はそれ
ぞれ分周を開始する。第２図（ａ）から第２図（ｅ）ま
での波形ｖ１からｖ５はそれぞれフリップフロップ８．
９，１０．１１゜１２のＴ入力端子の波形を示している
。また、第２図げ）の波形Ｖ６は、フリップ７０ツブ１
２の出力端子Ｑの何も接続されていない場合の波形であ
る。ここでフリップフロップ８．９．１０゜１１．１２
のそれぞれの出力端子Ｑまたはその反転出力端子φを用
いて（ｇ） ＝ （ｃ） ｘ （ｄ） ｘ （ｅ） Ｘ
げ）の論理ならびに、（ｈ） ＝ （Ｃ） Ｘω） ｘ
（ｅ） Ｘ （ｆ）の論理が成り立つように、互いの
各出力端子Ｑならびに同じくφを共通接続し、インバー
タ１３ならびにインバータ１６の各入力端子に接続する
。インバータ１３の出力端子の１つをインバータ１６の
入力端子に接続し、他の１つをインバータ１４の入力端
子に接続する。インバータ１６の出力端子の１つをイン
バータ１３の入力端子に他の１つをインバータ１７の入
力端子に接続する。インバータ１７の出力端子はインバ
ータ１４の入力端子に接続する。インバータ１４の出力
端子の１つをインバータ１７の入力端子に接続し他の１
つをインバータ１５の入力端子に接続する。この接続に
より、インバータ１５の入力端子には第２図（ｉ）で示
される波形Ｖ９のパルスが得られる。ＮＴＳＣ方式のカ
ラー放送の場合、第２図（ａ）におけるパルスの周期Ｔ
＋はＴ＋＝１／３．５７９５４５ＭＨｚ’ｉ０．２８μ
ｓｅｃであり、第２図（ｉ）の波形ｖ９のパルス幅Ｔ２
は、Ｔ２勺３．９１μｓｅｃとなる。インバータ１５の
出力端子はバーストゲートパルス出力回路３におけるト
ランジスタ１９のベースに接続されている。
発振周波数のパルスが論理回路２のクロック入力パルス
としてフリップフロップ８のＴ入力端子に入力され、水
平同期パルスが、水平同期パルス入力端子４より論理回
路２のフリップフロップ８．９，１０，１１．１２のそ
れぞれのリセット入力端子に入力され、水平同期パルス
の期間Ｔ３の期間フリップフロップ８．９，１０゜１１
．１２をそれぞれリセットしそれぞれの出力端子をロウ
レベルの状態に保つ。水平同期パルス期間Ｔ３が過ぎる
と、フリップフロップ８，９゜１０．１１．１２はそれ
ぞれ分周を開始する。第２図（ａ）から第２図（ｅ）ま
での波形ｖ１からｖ５はそれぞれフリップフロップ８．
９，１０．１１゜１２のＴ入力端子の波形を示している
。また、第２図げ）の波形Ｖ６は、フリップ７０ツブ１
２の出力端子Ｑの何も接続されていない場合の波形であ
る。ここでフリップフロップ８．９．１０゜１１．１２
のそれぞれの出力端子Ｑまたはその反転出力端子φを用
いて（ｇ） ＝ （ｃ） ｘ （ｄ） ｘ （ｅ） Ｘ
げ）の論理ならびに、（ｈ） ＝ （Ｃ） Ｘω） ｘ
（ｅ） Ｘ （ｆ）の論理が成り立つように、互いの
各出力端子Ｑならびに同じくφを共通接続し、インバー
タ１３ならびにインバータ１６の各入力端子に接続する
。インバータ１３の出力端子の１つをインバータ１６の
入力端子に接続し、他の１つをインバータ１４の入力端
子に接続する。インバータ１６の出力端子の１つをイン
バータ１３の入力端子に他の１つをインバータ１７の入
力端子に接続する。インバータ１７の出力端子はインバ
ータ１４の入力端子に接続する。インバータ１４の出力
端子の１つをインバータ１７の入力端子に接続し他の１
つをインバータ１５の入力端子に接続する。この接続に
より、インバータ１５の入力端子には第２図（ｉ）で示
される波形Ｖ９のパルスが得られる。ＮＴＳＣ方式のカ
ラー放送の場合、第２図（ａ）におけるパルスの周期Ｔ
＋はＴ＋＝１／３．５７９５４５ＭＨｚ’ｉ０．２８μ
ｓｅｃであり、第２図（ｉ）の波形ｖ９のパルス幅Ｔ２
は、Ｔ２勺３．９１μｓｅｃとなる。インバータ１５の
出力端子はバーストゲートパルス出力回路３におけるト
ランジスタ１９のベースに接続されている。
バーストゲートパルス出力回路３の動作は従来例の第３
図と同様であるのでここでは説明は省略する。このよう
にしてバーストゲートパルス出力端子６にはクロマ発振
周波数のパルスをカウントダウンしたパルス幅一定のバ
ーストゲートパルスが出力されることとなる。
図と同様であるのでここでは説明は省略する。このよう
にしてバーストゲートパルス出力端子６にはクロマ発振
周波数のパルスをカウントダウンしたパルス幅一定のバ
ーストゲートパルスが出力されることとなる。
発明の効果
以上のように、本発明によれば、クロマ発振回路により
得られるクロマ発振周波数のパルスを論理回路によりカ
ウントダウンしてバーストゲートパルスとして出力する
ため、特に、ＩＣ化した場合の各素子因子のばらつき、
電源電圧変動及び温度変化によらず一定のパルス幅のバ
ーストゲートパルスを発生することができるという効果
が得られる。
得られるクロマ発振周波数のパルスを論理回路によりカ
ウントダウンしてバーストゲートパルスとして出力する
ため、特に、ＩＣ化した場合の各素子因子のばらつき、
電源電圧変動及び温度変化によらず一定のパルス幅のバ
ーストゲートパルスを発生することができるという効果
が得られる。
第１図は本発明の一実施例バーストゲートパルス発生回
路を示すブロック図、第２図≠Ｉ≠は本発明回路におけ
る各点の電圧を示す波形図、第３圧を示す波形図である
。 ｌ・・・・・・クロマ発振回路、２・・・・・・論理回
路、３・・・・・・バーストゲートパルス出力回路、４
・・・・・・水平同期パルス入力端子、５・・・・・・
フライバックパルス入力端子、６・・・・・・バースト
ゲートパルス出力端子、７・・・・・・電源端子、８．
９，１０．１１．１２・・・・・・フリップフロップ回
路、１３，１４，１５．１６゜１７・・・・・・インバ
ータ、１９．２０，２４．２５゜２７・・・・・・ＮＰ
Ｎトランジスタ。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 第 ３ 図 ロー −一コ 第４図
路を示すブロック図、第２図≠Ｉ≠は本発明回路におけ
る各点の電圧を示す波形図、第３圧を示す波形図である
。 ｌ・・・・・・クロマ発振回路、２・・・・・・論理回
路、３・・・・・・バーストゲートパルス出力回路、４
・・・・・・水平同期パルス入力端子、５・・・・・・
フライバックパルス入力端子、６・・・・・・バースト
ゲートパルス出力端子、７・・・・・・電源端子、８．
９，１０．１１．１２・・・・・・フリップフロップ回
路、１３，１４，１５．１６゜１７・・・・・・インバ
ータ、１９．２０，２４．２５゜２７・・・・・・ＮＰ
Ｎトランジスタ。 代理人の氏名 弁理士 中尾敏男 ほか１名第１図 第２図 第 ３ 図 ロー −一コ 第４図
Claims (1)
- クロマ発振回路と、同クロマ発振回路の出力信号をクロ
ック入力とし、かつ水平同期パルスをリセット入力とし
て動作する論理回路と、この論理回路の出力信号を入力
とするバーストゲートパルス出力回路とをそなえたバー
ストゲートパルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012935A JPH01189293A (ja) | 1988-01-22 | 1988-01-22 | バーストゲートパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63012935A JPH01189293A (ja) | 1988-01-22 | 1988-01-22 | バーストゲートパルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189293A true JPH01189293A (ja) | 1989-07-28 |
Family
ID=11819143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63012935A Pending JPH01189293A (ja) | 1988-01-22 | 1988-01-22 | バーストゲートパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189293A (ja) |
-
1988
- 1988-01-22 JP JP63012935A patent/JPH01189293A/ja active Pending
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