JPH0412672B2 - - Google Patents
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- JPH0412672B2 JPH0412672B2 JP57167159A JP16715982A JPH0412672B2 JP H0412672 B2 JPH0412672 B2 JP H0412672B2 JP 57167159 A JP57167159 A JP 57167159A JP 16715982 A JP16715982 A JP 16715982A JP H0412672 B2 JPH0412672 B2 JP H0412672B2
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- JP
- Japan
- Prior art keywords
- control signal
- output
- circuit
- capacitor
- level
- Prior art date
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/92—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Television Signal Processing For Recording (AREA)
- Synchronizing For Television (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は例えばビデオテープレコーダにおい
て、等価パルスを含む複合同期信号から水平同期
パルスを抽出する水平同期パルス発生回路に関す
る。
て、等価パルスを含む複合同期信号から水平同期
パルスを抽出する水平同期パルス発生回路に関す
る。
従来、複合同期信号（水平、垂直同期パルス、
等価パルスを含む）から、水平同期パルスを分離
抽出する場合、モノマルチバイブレータを２個直
列に接続した回路が用いられている。第１のモノ
マルチバイブレータの時定数を約3/4Ｈ（Ｈ；水平
走査期間）に設定すると、第１図ａに示す複合同
期信号が入力された場合、第１図ｂに示すような
コンデンサ端子電圧を発生し、第１図ｅに示すよ
うな出力を得ることができる。つまり、周期1H
の複合同期信号の立上がりに同期した幅の広いパ
ルスが得られる。そしてこれを時定数の小さい第
２のモノマルチバイブレータに入力することによ
つて、第１図ｄに示すような等価パルスの除去さ
れた水平同期パルスを得ることができる。
等価パルスを含む）から、水平同期パルスを分離
抽出する場合、モノマルチバイブレータを２個直
列に接続した回路が用いられている。第１のモノ
マルチバイブレータの時定数を約3/4Ｈ（Ｈ；水平
走査期間）に設定すると、第１図ａに示す複合同
期信号が入力された場合、第１図ｂに示すような
コンデンサ端子電圧を発生し、第１図ｅに示すよ
うな出力を得ることができる。つまり、周期1H
の複合同期信号の立上がりに同期した幅の広いパ
ルスが得られる。そしてこれを時定数の小さい第
２のモノマルチバイブレータに入力することによ
つて、第１図ｄに示すような等価パルスの除去さ
れた水平同期パルスを得ることができる。
しかしながら、上記従来の水平同期パルス発生
回路によると、２つのモノマルチバイブレータを
用いているが、各々の時定数を決めるために、コ
ンデンサ、抵抗を用いている。従つて、このよう
な水平同期パルス発生回路を集積回路化しようと
した場合、上記コンデンサ及び抵抗は、外付け素
子となり、このためピン数も２つが必要となる。
集積回路IC化する場合には、ピン数が少ないこ
とが望まれており、上記水平同期パルス発生回路
にあつてもピン数の削減が要望されている。
回路によると、２つのモノマルチバイブレータを
用いているが、各々の時定数を決めるために、コ
ンデンサ、抵抗を用いている。従つて、このよう
な水平同期パルス発生回路を集積回路化しようと
した場合、上記コンデンサ及び抵抗は、外付け素
子となり、このためピン数も２つが必要となる。
集積回路IC化する場合には、ピン数が少ないこ
とが望まれており、上記水平同期パルス発生回路
にあつてもピン数の削減が要望されている。
この発明は上記の事情に鑑みてなされたもの
で、１つの抵抗とコンデンサの時定数回路を用い
るのみで、等価パルスの除去を得られてピン数削
減に有効であり、しかもパルス幅も精度良く決め
ることができる水平同期パルス発生回路を提供す
ることを目的とする。
で、１つの抵抗とコンデンサの時定数回路を用い
るのみで、等価パルスの除去を得られてピン数削
減に有効であり、しかもパルス幅も精度良く決め
ることができる水平同期パルス発生回路を提供す
ることを目的とする。
この発明では、第２図に示すように、水平同期
信号が加えられるアンド回路１３に対して、マス
クパルスを作るのに、フリツプフロツプ回路１
２、発振器１４、分周器１５，１６、論理回路１
７のループを形成し、マスク期間を、デジタル的
なカウント値によつて設定することによつて、上
記目的を達成するものである。
信号が加えられるアンド回路１３に対して、マス
クパルスを作るのに、フリツプフロツプ回路１
２、発振器１４、分周器１５，１６、論理回路１
７のループを形成し、マスク期間を、デジタル的
なカウント値によつて設定することによつて、上
記目的を達成するものである。
以下この発明の実施例を図面を参照して説明す
る。
る。
第２図はこの発明の一実施例であり、１１は複
合同期信号入力端であり、Ｄタイプフリツプフロ
ツプ回路１２のクロツク入力端に接続されるとと
もに、アンド回路１３の第１入力端に接続されて
いる。前記Ｄタイプフリツプフロツプ回路１２の
データ入力端子ＤにはハイレベルのデータD1が
加えられている。そして、Ｄタイプフリツプフロ
ツプ回路１２の出力端Q0は、発振器１４の動作
及び停止を制御するための制御端子１４１に加え
られ、また反転出力端0は、第１、第２のフリ
ツプフロツプ回路１５，１６のセツト入力端に接
続される。前記発振器１４は、前記制御端子１４
１に加えられる制御信号が、ハイレベルのときは
発振動作を行い、ロウレベルのときは発振動作を
停止する。また前記フリツプフロツプ回路１５，
１６は、前記Ｄタイプフリツプフロツプ回路１２
の反転出力0がハイレベルのときは、セツトさ
れ、ロウレベルのときはそのセツトが解除され分
周器として動作する。
合同期信号入力端であり、Ｄタイプフリツプフロ
ツプ回路１２のクロツク入力端に接続されるとと
もに、アンド回路１３の第１入力端に接続されて
いる。前記Ｄタイプフリツプフロツプ回路１２の
データ入力端子ＤにはハイレベルのデータD1が
加えられている。そして、Ｄタイプフリツプフロ
ツプ回路１２の出力端Q0は、発振器１４の動作
及び停止を制御するための制御端子１４１に加え
られ、また反転出力端0は、第１、第２のフリ
ツプフロツプ回路１５，１６のセツト入力端に接
続される。前記発振器１４は、前記制御端子１４
１に加えられる制御信号が、ハイレベルのときは
発振動作を行い、ロウレベルのときは発振動作を
停止する。また前記フリツプフロツプ回路１５，
１６は、前記Ｄタイプフリツプフロツプ回路１２
の反転出力0がハイレベルのときは、セツトさ
れ、ロウレベルのときはそのセツトが解除され分
周器として動作する。
前記発振器１４は、２種類の出力信号を得るこ
とができるもので、第１の出力端１４２からは、
マスクパルスを出力し、これを前記アンド回路１
３の第２入力端に加え、第２の出力端１４３から
は、発振出力が得られ、これは、前記フリツプフ
ロツプ回路１５の分周入力端に加えられるととも
に、ノア回路１７の第３入力端に加えられる。ノ
ア回路１７は、Ｄタイプフリツプフロツプ回路１
２に対するクリアパルスを作るもので、その第
１、第２入力端には、前記フリツプフロツプ回路
１６，１５の各分周出力が入力される。
とができるもので、第１の出力端１４２からは、
マスクパルスを出力し、これを前記アンド回路１
３の第２入力端に加え、第２の出力端１４３から
は、発振出力が得られ、これは、前記フリツプフ
ロツプ回路１５の分周入力端に加えられるととも
に、ノア回路１７の第３入力端に加えられる。ノ
ア回路１７は、Ｄタイプフリツプフロツプ回路１
２に対するクリアパルスを作るもので、その第
１、第２入力端には、前記フリツプフロツプ回路
１６，１５の各分周出力が入力される。
この発明の同期パルス発生回路は、上記のよう
に構成され、抵抗R1及びコンデンサC1の時定数
回路は、発振器１４に接続される１つの時定数回
路のみである。
に構成され、抵抗R1及びコンデンサC1の時定数
回路は、発振器１４に接続される１つの時定数回
路のみである。
ここで、発振器１４を更に詳しく説明すると、
第３図に示すように構成されている。１４１は、
制御信号入力端子であり、インバータ１４４を介
してトランジスタTr1のベースに接続されてい
る。トランジスタTr1は、エミツタが基準接地端
に接続され、コレクタが抵抗R1を介して電源供
給端に接続されるとともに、トランジスタTr2の
コレクタ及び演算増幅器１４６の入力端２１に接
続され、さらに、演算増幅器１４７の入力端２３
に接続されている。前記抵抗R1は、コンデンサ
C1とともに時定数回路を構成している。前記ト
ランジスタTr2は、そのベースにバイアス電源E1
が供給され、エミツタは、トランジスタTr3のエ
ミツタとともに定電流源１４５に接続されてい
る。そして、トランジスタTr3のコレクタは電源
供給端に接続され、ベースには、演算増幅器１４
７の出力端が接続されている。演算増幅器１４６
の入力端２２には基準バイアス電源E2が供給さ
れ、演算増幅器１４７の入力端には、抵抗R2を
介して基準バイアス電源E3が供給されるととも
に抵抗R3を介して出力電圧が帰還されている。
第３図に示すように構成されている。１４１は、
制御信号入力端子であり、インバータ１４４を介
してトランジスタTr1のベースに接続されてい
る。トランジスタTr1は、エミツタが基準接地端
に接続され、コレクタが抵抗R1を介して電源供
給端に接続されるとともに、トランジスタTr2の
コレクタ及び演算増幅器１４６の入力端２１に接
続され、さらに、演算増幅器１４７の入力端２３
に接続されている。前記抵抗R1は、コンデンサ
C1とともに時定数回路を構成している。前記ト
ランジスタTr2は、そのベースにバイアス電源E1
が供給され、エミツタは、トランジスタTr3のエ
ミツタとともに定電流源１４５に接続されてい
る。そして、トランジスタTr3のコレクタは電源
供給端に接続され、ベースには、演算増幅器１４
７の出力端が接続されている。演算増幅器１４６
の入力端２２には基準バイアス電源E2が供給さ
れ、演算増幅器１４７の入力端には、抵抗R2を
介して基準バイアス電源E3が供給されるととも
に抵抗R3を介して出力電圧が帰還されている。
上記の発振器１４は、制御信号入力端子１４１
に加えられる制御信号がロウレベルのときは、ト
ランジスタTr1がオンし、発振を停止する。そし
て図示Ｃ点の電位は略零電位である。従つて、演
算増幅器１４６，１４７の出力Ｄ、Ｅは、ハイレ
ベルとなつている。また、演算増幅器１４７の＋
側入力端子２４には、基準電圧Vr1が加わつてい
る。この＋側入力端子２４に対しては、出力Ｅが
ハイレベルのときは、基準電圧Vr1が加わり、出
力Ｅがロウレベルのときは、基準電圧Vr2が加わ
ることができる。さらに、出力Ｅがハイレベルの
ときは、トランジスタTr3がオンし、トランジス
タTr2がオフする。また、出力Ｅがロウレベルの
ときは、トランジスタTr3がオフし、トランジス
タTr2がオンすることができる。
に加えられる制御信号がロウレベルのときは、ト
ランジスタTr1がオンし、発振を停止する。そし
て図示Ｃ点の電位は略零電位である。従つて、演
算増幅器１４６，１４７の出力Ｄ、Ｅは、ハイレ
ベルとなつている。また、演算増幅器１４７の＋
側入力端子２４には、基準電圧Vr1が加わつてい
る。この＋側入力端子２４に対しては、出力Ｅが
ハイレベルのときは、基準電圧Vr1が加わり、出
力Ｅがロウレベルのときは、基準電圧Vr2が加わ
ることができる。さらに、出力Ｅがハイレベルの
ときは、トランジスタTr3がオンし、トランジス
タTr2がオフする。また、出力Ｅがロウレベルの
ときは、トランジスタTr3がオフし、トランジス
タTr2がオンすることができる。
次に、制御信号Ｂがハイレベルのときは、トラ
ンジスタTr1がオフする。このため、コンデンサ
C1には、抵抗R1を介して電源電圧の充電が開始
される。充電開始時のコンデンサC1の端子電圧
をVc＝０とすると、ｔ時間後のＣ点の電位Vcは、 Vc＝Vcc｛１−exp(-t/R1C1)} ……(1) であらわされる。Vcが上昇し、演算増幅器１４
７の＋側入力端子２４の基準電圧Vr1に略等しく
なると、この演算増幅器１４７の出力Ｅは、ハイ
レベルからロウレベルに切換る。これによつて、
その＋側入力端子２４の基準電圧は、Vr2になる
とともに、トランジスタTr3がオフしてトランジ
スタTr2がオンする。このトランジスタTr2がオ
ンすると、コンデンサC1の電荷の放電が開始さ
れる。このときの放電開始時からｔ時間後のＣ点
の電位Vcは、 Vc＝（Vcc−R1I1）＋（Vr1−Vcc ＋R1I1）exp（−ｔ／R1C1） ……(2) I1；定電流源１４５に流れる電流 であらわされる。このVcが下がり、基準電圧Vr2
にほぼ等しくなると、再び出力Ｅがハイレベルに
なつて、充電が行なわれる。このときのＣ点の電
位は、(1)式と同じである。ただしVr2＜Vc＜Vr1
を満たす範囲とする。この繰り返えしで、発振が
持続し、制御信号Ｂが再びロウレベルになると、
発振が停止し、最初の状態に戻る。また、演算増
幅器１４６の＋側入力端子２２に与えられる基準
電圧Vr3は、先の基準電圧Vr2よりも低く設定さ
れており、Vcが基準電圧Vr3よりも高い範囲で、
ロウレベルとなる出力Ｄが得られる。
ンジスタTr1がオフする。このため、コンデンサ
C1には、抵抗R1を介して電源電圧の充電が開始
される。充電開始時のコンデンサC1の端子電圧
をVc＝０とすると、ｔ時間後のＣ点の電位Vcは、 Vc＝Vcc｛１−exp(-t/R1C1)} ……(1) であらわされる。Vcが上昇し、演算増幅器１４
７の＋側入力端子２４の基準電圧Vr1に略等しく
なると、この演算増幅器１４７の出力Ｅは、ハイ
レベルからロウレベルに切換る。これによつて、
その＋側入力端子２４の基準電圧は、Vr2になる
とともに、トランジスタTr3がオフしてトランジ
スタTr2がオンする。このトランジスタTr2がオ
ンすると、コンデンサC1の電荷の放電が開始さ
れる。このときの放電開始時からｔ時間後のＣ点
の電位Vcは、 Vc＝（Vcc−R1I1）＋（Vr1−Vcc ＋R1I1）exp（−ｔ／R1C1） ……(2) I1；定電流源１４５に流れる電流 であらわされる。このVcが下がり、基準電圧Vr2
にほぼ等しくなると、再び出力Ｅがハイレベルに
なつて、充電が行なわれる。このときのＣ点の電
位は、(1)式と同じである。ただしVr2＜Vc＜Vr1
を満たす範囲とする。この繰り返えしで、発振が
持続し、制御信号Ｂが再びロウレベルになると、
発振が停止し、最初の状態に戻る。また、演算増
幅器１４６の＋側入力端子２２に与えられる基準
電圧Vr3は、先の基準電圧Vr2よりも低く設定さ
れており、Vcが基準電圧Vr3よりも高い範囲で、
ロウレベルとなる出力Ｄが得られる。
即ち、上記の発振器１４の動作波形は、第４図
ｃ，ｄ，ｅに示すようにあらわせる。
ｃ，ｄ，ｅに示すようにあらわせる。
上記の発振器１４の動作とともに、第２図に示
した回路の動作を、第４図の動作波形を参照して
説明する。第４図ａは、複合同期信号Ａであり、
Ｄタイプフリツプフロツプ回路１７に入力する。
Hpは水平同期信号であり、Epは等価パルスであ
る。Ｄタイプフリツプフロツプ回路１７は、同期
信号の立上がりで、ハイレベルのデータＤ１を出
力するので、その出力、つまり制御信号Ｂはハイ
レベルとなる。これによつて、発振器１４の発振
が開始されるとともに、Ｄタイプフリツプフロツ
プ１２の出力端0がロウレベルになるので、分
周器を構成しているフリツプフロツプ回路１５，
１６のセツト状態が解除される。そして、発振出
力Ｅは、フリツプフロツプ回路１５によつて1/2
分周されるが、この反転は、入力パルスの立上が
りによつて行なわれ、第４図ｆに示す分周出力Ｆ
を得ることができる。この分周出力Ｆは、さら
に、フリツプフロツプ回路１６によつて分周さ
れ、第４図ｇに示す分周出力Ｇとなる。前記出力
Ｅ、Ｆ、Ｇは、ノア回路１７によつて論理計算さ
れるので、ノア回路１７からは、第４図ｈに示す
ような出力Ｈ（ハイレベル）が得られる。この出
力Ｈは、Ｄタイプフリツプフロツプ回路１２のク
リア端に加えられる。従つて、ノア回路１７の出
力Ｈがハイレベルになつたとき、Ｄタイプフリツ
プフロツプ回路１２はクリアされ、その出力Ｂは
第４図ｂに示すようにロウレベルとなる。またこ
のとき、フリツプフロツプ回路１５，１６は、セ
ツト状態となる。さらに、この結果、発振器１４
の発振動作が停止し、Ｃ点は零電位に放電され、
出力Ｅはハイレベルとなる。そして、次の同期信
号が入力されると再び同じ動作を繰り返える。
した回路の動作を、第４図の動作波形を参照して
説明する。第４図ａは、複合同期信号Ａであり、
Ｄタイプフリツプフロツプ回路１７に入力する。
Hpは水平同期信号であり、Epは等価パルスであ
る。Ｄタイプフリツプフロツプ回路１７は、同期
信号の立上がりで、ハイレベルのデータＤ１を出
力するので、その出力、つまり制御信号Ｂはハイ
レベルとなる。これによつて、発振器１４の発振
が開始されるとともに、Ｄタイプフリツプフロツ
プ１２の出力端0がロウレベルになるので、分
周器を構成しているフリツプフロツプ回路１５，
１６のセツト状態が解除される。そして、発振出
力Ｅは、フリツプフロツプ回路１５によつて1/2
分周されるが、この反転は、入力パルスの立上が
りによつて行なわれ、第４図ｆに示す分周出力Ｆ
を得ることができる。この分周出力Ｆは、さら
に、フリツプフロツプ回路１６によつて分周さ
れ、第４図ｇに示す分周出力Ｇとなる。前記出力
Ｅ、Ｆ、Ｇは、ノア回路１７によつて論理計算さ
れるので、ノア回路１７からは、第４図ｈに示す
ような出力Ｈ（ハイレベル）が得られる。この出
力Ｈは、Ｄタイプフリツプフロツプ回路１２のク
リア端に加えられる。従つて、ノア回路１７の出
力Ｈがハイレベルになつたとき、Ｄタイプフリツ
プフロツプ回路１２はクリアされ、その出力Ｂは
第４図ｂに示すようにロウレベルとなる。またこ
のとき、フリツプフロツプ回路１５，１６は、セ
ツト状態となる。さらに、この結果、発振器１４
の発振動作が停止し、Ｃ点は零電位に放電され、
出力Ｅはハイレベルとなる。そして、次の同期信
号が入力されると再び同じ動作を繰り返える。
つまり、第２図の回路は、同期信号が入力する
と、（第４図ａのHp）発振器１４が発振動作を開
始し、その発振パルスを分周器がカウントし、こ
のカウント数がＮ個になつたら、発振を停止させ
るものである。そして次の同期信号が入力するの
を待つ。従つて、同期信号と、前記発振器１４の
コンデンサC1の充電期間のうち、零電位からVr3
までの期の論理積を、アンド回路１３によつてと
ることによつて、第４図ｉに示すような水平同期
パルスＩを得ることができる。
と、（第４図ａのHp）発振器１４が発振動作を開
始し、その発振パルスを分周器がカウントし、こ
のカウント数がＮ個になつたら、発振を停止させ
るものである。そして次の同期信号が入力するの
を待つ。従つて、同期信号と、前記発振器１４の
コンデンサC1の充電期間のうち、零電位からVr3
までの期の論理積を、アンド回路１３によつてと
ることによつて、第４図ｉに示すような水平同期
パルスＩを得ることができる。
ここで、第４図ｃの波形において、立上り開始
時（零電位）から、電圧Vr1に達するまでの時間
T0は、(1)式より T0＝R1C1ln｛Vcc／Vcc−Vr1 ……(3) であらわされ、Vr1からVr2に立下がるのに要す
る時間T1は(2)式より T1＝R1C1ln｛（Vr1−Vcc＋R1I1）／Vr2 −Vcc＋R1I1）｝ ……(4) であらわされる。次にVr2からVr1に達するまで
の時間T2は、(1)式より T2＝R1C1ln｛Vcc−Vr2）／（Vcc−Vr1）｝ ……(5) となる。
時（零電位）から、電圧Vr1に達するまでの時間
T0は、(1)式より T0＝R1C1ln｛Vcc／Vcc−Vr1 ……(3) であらわされ、Vr1からVr2に立下がるのに要す
る時間T1は(2)式より T1＝R1C1ln｛（Vr1−Vcc＋R1I1）／Vr2 −Vcc＋R1I1）｝ ……(4) であらわされる。次にVr2からVr1に達するまで
の時間T2は、(1)式より T2＝R1C1ln｛Vcc−Vr2）／（Vcc−Vr1）｝ ……(5) となる。
次に、発振動作によるＮ番目（実施例ではＮ＝
４）の立下がりが始まるとき、出力Ｅはロウレベ
ル、出力Ｈはハイレベルになり、さらに出力Ｂが
ロウレベルになる。このときは、トランジスタ
Tr1がオンし、コンデンサC1の電位は、0Vまで
急激に下がるので、この立下がり時間は非常に短
かく無視することができる。従つて、Ｄタイプフ
リツプフロツプ回路１２のパルス幅TD（マスク
幅）は、 TD＝T0＋（Ｎ−１）（T1＋T2） ……(6) で近似できる。このパルス幅TDは、等価パルス
Ep除去のために、約3/4Ｈに設定されている。
４）の立下がりが始まるとき、出力Ｅはロウレベ
ル、出力Ｈはハイレベルになり、さらに出力Ｂが
ロウレベルになる。このときは、トランジスタ
Tr1がオンし、コンデンサC1の電位は、0Vまで
急激に下がるので、この立下がり時間は非常に短
かく無視することができる。従つて、Ｄタイプフ
リツプフロツプ回路１２のパルス幅TD（マスク
幅）は、 TD＝T0＋（Ｎ−１）（T1＋T2） ……(6) で近似できる。このパルス幅TDは、等価パルス
Ep除去のために、約3/4Ｈに設定されている。
次に(4)式の時間T1は、集積回路化した場合、
IC内部の定電流源電流I1に左右されるが、R1×I1
をVcc−Vr1に比べて大きく選べば、T1は、T2、
T0より十分小さくなるので、I1のばらつきによる
影響は非常に小さくなり、またIC内における基
準電圧Vr1、Vr2は精度が良いので、時間TDのば
らつきは少ない。
IC内部の定電流源電流I1に左右されるが、R1×I1
をVcc−Vr1に比べて大きく選べば、T1は、T2、
T0より十分小さくなるので、I1のばらつきによる
影響は非常に小さくなり、またIC内における基
準電圧Vr1、Vr2は精度が良いので、時間TDのば
らつきは少ない。
次に水平同期パルスＩのパルス幅THDは、これ
が複合同期信号のパルス幅より短いときは、(1)式
より THD＝R1C1ln｛（Vcc／（Vcc−Vr3）｝ ……(7) で求まる。もしこのTHDをかなり小さくしたい場
合は、時定数R1×C1を小さくしなければならな
いが、このときは、分周の段数を増設してＮを大
きくすれば良く、また、Vr1を大きくしてTDのば
らつきを大きくする必要もない。
が複合同期信号のパルス幅より短いときは、(1)式
より THD＝R1C1ln｛（Vcc／（Vcc−Vr3）｝ ……(7) で求まる。もしこのTHDをかなり小さくしたい場
合は、時定数R1×C1を小さくしなければならな
いが、このときは、分周の段数を増設してＮを大
きくすれば良く、また、Vr1を大きくしてTDのば
らつきを大きくする必要もない。
（Vcc−Vr1が小さいとVr1のばらつきの影響が
増える）これまでの説明では、等価パルスの除去
について考察したが、複合同期信号の垂直帰線期
間にはパルス幅の広い垂直同期信号が含まれてい
る。この場合は、Ｄタイプフリツプフロツプ回路
がエツジトリガーであるため、その立上がりのみ
で動作してパルス幅に関係ないので、第２図の回
路動作は上記と全く同じである。さらにまた発振
器１４の構成は、第４図ｃの波形が得られればよ
く、第３図の実施例に限るものではない。
増える）これまでの説明では、等価パルスの除去
について考察したが、複合同期信号の垂直帰線期
間にはパルス幅の広い垂直同期信号が含まれてい
る。この場合は、Ｄタイプフリツプフロツプ回路
がエツジトリガーであるため、その立上がりのみ
で動作してパルス幅に関係ないので、第２図の回
路動作は上記と全く同じである。さらにまた発振
器１４の構成は、第４図ｃの波形が得られればよ
く、第３図の実施例に限るものではない。
上記したように、この発明によると、時定数回
路は、１個で実現できるためICのピン数を小さ
くできる。また、式(1)〜(7)で示したように、各部
のパルス幅を精度よく決めることができ、出力パ
ルス幅も非常に安定した精度の良いパルスとする
ことができる。
路は、１個で実現できるためICのピン数を小さ
くできる。また、式(1)〜(7)で示したように、各部
のパルス幅を精度よく決めることができ、出力パ
ルス幅も非常に安定した精度の良いパルスとする
ことができる。
第１図ａ〜ｄは、従来の水平同期パルス発生回
路の動作信号波形図、第２図はこの発明の一実施
例を示す回路図、第３図は第２図の回路内の発振
器の例を示す回路図、第４図ａ〜ｉは、第２図、
第３図の回路の各部信号波形図である。 R1……抵抗、C1……コンデンサ、１２……Ｄ
タイプフリツプフロツプ回路、１３……アンド回
路、１４……発振器、１５，１６……フリツプフ
ロツプ回路、１７……ノア回路。
路の動作信号波形図、第２図はこの発明の一実施
例を示す回路図、第３図は第２図の回路内の発振
器の例を示す回路図、第４図ａ〜ｉは、第２図、
第３図の回路の各部信号波形図である。 R1……抵抗、C1……コンデンサ、１２……Ｄ
タイプフリツプフロツプ回路、１３……アンド回
路、１４……発振器、１５，１６……フリツプフ
ロツプ回路、１７……ノア回路。
Claims (1)
- 【特許請求の範囲】 １ 発振開始用の制御信号が与えられることによ
つて最も大きい第１のレベルまでコンデンサを充
電し、この第１のレベルよりは低い第２のレベル
と前記第１のレベル間で前記コンデンサを充放電
する発振動作を行い、発振停止用の制御信号が与
えられることによつて前記第２のレベルよりもさ
らに低い第３のレベル以下に前記コンデンサの放
電を行つて停止する発振器と、 リセツト解除用の制御信号が与えられることに
よつて前記発振器の発振出力をカウントする分周
器と、 この分周器のカウント内容が所定値になつたと
きクリアパルスを発生する論理回路と、 複合同期信号が入力することによつて前記発振
開始用の制御信号及び前記リセツト解除用の制御
信号を発生し、前記クリアパルスによつて、前記
発振停止用の制御信号及び前記分周器のリセツト
用制御信号を出力するフリツプフロツプ回路と、
前記複合同期信号が一方の入力端に加えられ、他
方の入力端に前記発振器の前記コンデンサの電圧
が前記第３のレベル以下であることを検出した出
力が加えられ、両入力の論理積を出力しこれを水
平同期パルスとする論理回路とを具備したことを
特徴とする水平同期パルス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167159A JPS5957586A (ja) | 1982-09-25 | 1982-09-25 | 水平同期パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57167159A JPS5957586A (ja) | 1982-09-25 | 1982-09-25 | 水平同期パルス発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5957586A JPS5957586A (ja) | 1984-04-03 |
| JPH0412672B2 true JPH0412672B2 (ja) | 1992-03-05 |
Family
ID=15844510
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57167159A Granted JPS5957586A (ja) | 1982-09-25 | 1982-09-25 | 水平同期パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5957586A (ja) |
-
1982
- 1982-09-25 JP JP57167159A patent/JPS5957586A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5957586A (ja) | 1984-04-03 |
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