JPH01190021A - パルス増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皇呈上皇肌里盆！ 本発明は容量性の負荷をもつパルス増幅回路に関するも
のである。

ｌ米■茨責 一般にＩＣにおいて高周波信号を扱う場合、分布容量が
負荷として無視しえな（なる。このような容量は信号線
路のみならず、トランジスタのベースと基準電位点間に
も生じる。第３図は斯る容量を負荷として持つことを余
儀される従来のＩＣ化パルス増幅回路を示している。同
図において、端子（１）に与えられたパルス（Ｐ）はダ
イオード（０＋）を通して差動増幅回路（２）を構成す
る一方のトランジスタ（Ｑ＋）のベースへ印加され他方
のトランジスタ（（ｂ）のコレクタから出力されてエミ
ッタフォロワ増幅器を構成するトランジスタ（Ｑ３）の
ベースへ印加される。そして、このトランジスタ（Ｑ３
）のエミッタに出力されて容量（Ｃ４）と抵抗（Ｒｔ）
よりなる負荷回路（３）を駆動する。尚、（４）　（５
）はいずれも定電流源であり、（Ｒｔ）〜（Ｒ４）はバ
イアス抵抗。

（Ｒ３）はトランジスタ（Ｑ２）の負荷抵抗である。

日が　′　しようとする課 ところで、このような回路を高速パルスで駆動する場合
、出力パルスの立ち下がりが悪くなるという問題が生じ
る。例えばパルス幅が１５〜２０ｎｓで、その立ち上が
りが３〜Ｓｎｓ位の高速パルスで容量性負荷回路（３）
を駆動しようとすると、負荷端の出力パルス波形はその
立ち上がり（Ｔａ）が第４図に示す如く比較的早いが、
立ち下がり（Ｔｂ）は容量（ＣＬ）からの放電電流の影
響で遅くなってしまう。

そのため、回路の高速性が劣化する。

本発明はこのような点に鑑みなされたものであって、出
力パルスの立ち下がりを早めるように工夫した新規且つ
有効なパルス増幅回路を提供することを目的する。

課題を解決するための手 上記の目的を達成する本発明のパルス増幅回路は、　パ
ルス信号を増幅する第１トランジスタの出力電極と基準
電位点間に接続された第２トランジスタと、前記パルス
信号を微分する微分回路と、該微分回路の出力のうち前
記パルス信号の立ち下がりに対応する微分パルスを前記
第２トランジスタの制御電極に印加して該第２トランジ
スタを導通させる手段とを備えた構成となっている。

作−■ このような構成によると、出力パルスの立ち下がり部分
で第２トランジスタが導通し、容量性負荷に蓄積された
電荷を放電するので、出力パルスの立ち下がりは早くな
る。

災」１貫 以下図面に示した本発明の一実施例を説明する。

第１図において、第３図の従来例と同一部分には同一の
符号を付して重複説明を省略する。本実施例では差動増
幅回路（２）から与えられるパルスを増幅する第１トラ
ンジスタ（Ｃ３）のエミッタとアース間に第２トランジ
スタ（Ｑ、）と抵抗（Ｒ＋。）を直列に接続している。

そして、エミッタが共通に結合されて抵抗（Ｒ８）を通
してアース電位点（基準電位点）に接続された第３．第
４トランジスタ（Ｑｓ）（Ｑ、）のエミッタを第２図ト
ランジスタクＱ４）のベースに接続している。前記第３
トランジスタ（Ｑ、）のベースには電源ライン（６）と
アース電位点間に接続されたバイアス抵抗（Ｒ＆）　（
Ｒｆｆ）とコンデンサ（Ｃ，）によってインピーダンス
の低い固定バイアスを加える。この固定バイアスと路間
−の電位が抵抗（ＲＩＩ）を介して第４トランジスタ（
Ｑ、）のベースにも加えられる。この第４トランジスタ
（Ｑ、）のベースはコンデンサ（Ｃ２）を介して第１ト
ランジスタ（Ｃ３）のベースにも接続されていて第１ト
ランジスタ（Ｑ、）のコレクタに生じる出力パルスを抵
抗（ＲＩＩ）とコンデンサ（Ｃ２）とからなる微分回路
（７）によって微分して第４トランジスタ（Ｑ、）のベ
ースに加える。

（Ｄ２）は負荷容量（ＣＬ）が大きい場合にパルスの立
ち上がり時に第１トランジスタ（Ｑ、）のコレクタ電流
が著しく大きくなってコレクタ電位が大きく下がり、第
１トランジスタ（Ｃ３）のコレクタ・エミッタ間が零電
圧（飽和状態）になると回路が異常発振を起こすので、
これを防止するためにコレクタの大きな電位降下を抑え
るべく導入したダイオードである。

次に第１図の回路の動作を第２図の信号波形図を参照し
て説明する。

まず、端子（１）に与えられた入カバルス（Ｐ）〔第２
図（イ）〕は差動増幅回路（２）で増幅される。

このインピーダンスの高い差動増幅回路（２）から与え
られるパルス（Ｐ）をベースに受ける第１トランジスタ
（Ｃ３）の出力パルスは第３図に関して既述したように
立ち上がりが負荷容量（ＣＬ）のために鈍くなって時間
がかかる傾向にあるが、本実施例回路では以下のように
是正される。即ち、第３．第４トランジスタ（Ｑｓ）　
（Ｑａ）のベース電位は増幅回路にパルスが入力されな
い状態では等電位であって、双方のエミッタ電流が抵抗
（Ｒ８）に流れるが、それによって抵抗（Ｒ１）の両端
に生じる電圧は小さく第２トランジスタ（Ｃ４）を導通
させるに至らない。しかしながら、パルス（Ｐ）が入力
されて第１トランジスタ（Ｃ３）のコレクタに第２図（
ロ）に示すパルスが生じると、このパルスはコンデンサ
（Ｃ２）と抵抗（ＲＩＩ）による微分作用を受けて第４
トランジスタ（Ｃ６）のベースに第２図（ハ）に示す下
向き及び上向きの微分パルス（ＰＩ）（ｈ）となって加
わる。そして、その下向きパルス（Ｐ、）では第３トラ
ンジスタ（Ｑ、）がオン、第４トランジスタ（Ｑ、）が
オフとなる。

ただし、第３トランジスタ（Ｑｓ）のベース電位は固定
バイアスとなっているので、エミッタ電位はそれより略
０．６Ｖ下がった値になるだけであって、やはり第２ト
ランジスタ（Ｃ４）を導通させることばない。上向きパ
ルス（Ｐ２）では第３トランジスタ（ＱＳ）がオフ、第
４トランジスタ（Ｑ６）がオンとなるが、そのエミッタ
は第４トランジスタ（Ｑ、）のベースよりも約０．６■
低い電位となるので、該エミッタに第２図（ニ）に示す
如く上向きパルスが生じる。この上向きパルスによって
第２トランジスタ（Ｑ４）はオンして容量（Ｃｔ）を急
速に放電する。前記上向きパルス（ニ）は時間的に第１
トランジスタ（Ｑ３）のエミッタに生じる出力パルス（
Ｐ３）　（第２図（ハ）〕の立ち下がり部分に対応して
いるので、出力パルス（Ｐ３）の立ち下がりは早く行わ
れることになり、従来のような遅れは解消される。

主豆二盈来 以上の通り本発明によれば容量性負荷を持つパルス増幅
回、路において、出力パルスの立ち下がり特性が急峻に
なるので、時間的な遅れが改善され特に高周波パルスを
扱う場合の高速性が保持できるという効果がある。

【図面の簡単な説明】

第１図は本発明を実施したパルス増幅回路を示す回路図
であり、第２図はその各部の信号波形を示す図である。 第３図は従来例の回路図であり、第４図はその説明図で
ある。 （３）−容量性負荷、（７）・−・微分回路。 （Ｑ３）　−・第１トランジスタ。 （Ｑ４）−・−第２トランジスタ。

Claims (1)

【特許請求の範囲】
1. （１）パルス信号を増幅する第１トランジスタの出力電
   極に等価的に容量性負荷が接続されてなるパルス増幅回
   路において、前記出力電極と基準電位点間に接続された
   第２トランジスタと、前記パルス信号を微分する微分回
   路と、該微分回路の出力のうち前記パルス信号の立ち下
   がりに対応する微分パルスを前記第２トランジスタの制
   御電極に印加して該第２トランジスタを導通させる手段
   とからなることを特徴とするパルス増幅回路。