JPH01191227A - 故障診断機能付ｃｍｏｓ型ｐｌａ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はプログラマブル・ロジック・アレイ（以下これ
をＰＬＡと記す）回路、特に故障診断機能付のＣＭＯＳ
型ＰＬＡ回路の改良に関する。

［従来の技術］ ＰＬＡ回路は、任意の多出力論理関数を容易に得ること
ができ、特にその構造が規則的であり、短期間での設計
や設計変更を行うことができることから、近年電子計算
機などのデジタル論理回路、特にそのＬＳＩチップ中の
命令デコーダなどの制御回路およびその他の用途に幅広
く用いられている。

（ａ）ＰＬＡ回路の構成 第５図には、このようなＰＬＡ回路の一例が示されてい
る。このＰＬＡ回路は、複数の論理入力信号ＸＩ　、Ｘ
２　、・・・Ｘｎに基づき所定の論理積項信号を演算出
力するＡＮＤマトリックス回路１０と、この論理積項信
号に基づき所定の論理和信号を演算出力するＯＲマトリ
ックス回路と２０とを有し、入力される入力信号Ｘ１、
Ｘ２・・・ｘｎに所望の論理積・相形式の論理演算を施
し１、論理出力信号Ｆ１、Ｆ２、・・・Ｆｌを出力して
いる。

ところで、このＰＬＡ回路は、各マトリックス回路１０
、２０の格子点にトランジスタが設けられている。そし
て、各マトリックス格子点に設けられなこれら各トラン
ジスタを接続するまたは接続しないことにより、所望の
マトリックス格子点でＡＮＤ，ＯＲ機能を実現できるよ
うに形成されている。

このように、ＰＬＡ回路は、各マトリックス回路１０．
２０が規則的な構造となっており、しかもマトリックス
格子点に設けられたトランジスタの接続／切断をユーザ
ーが任意にしかも個別に指定できるので、任意の論理積
、相形式の論理演算を行う論理回路を簡単に構成するこ
とができる。

（ｂ）故障診断　゛ ところで、ＰＬＡ回路は通常のＩＣ，ＬＳＩと同様にし
て製造されるが、製造の最終段階において、ＡＮＤマト
リックス回路１０、ＯＲマトリックス回路２０に対し、
それぞれ個別に論理演算機能の植付けが行われる特殊な
回路素子として形成される点において通常のＩＣ，ＬＳ
Ｉとはその製造工程が異なる。

このように、ＰＬＡ回路は、それぞれ固有の論理演算機
能を有し、極端な場合には一つ一つ全く異なる機能を有
するよう設計製造されるため、その機能検査は、それぞ
れ異なる内容に対し．て行う必要がある。

特に、近年の半導体製造技術の進歩に伴い、ＩＣ，ＬＳ
Ｉの集積密度は飛躍的に高まっているため、製造された
ＰＬＡ回路、特に大規模ＰＬＡ回路の機能検査をどのよ
うにして行うかが大きな問題となっている。

すなわち、入力信号線がｎ本設けられたＰＬＡ回路に対
して完全な機能検査を行うためには、２１通りの入力組
合わせに対し検査を行う必要があり、機能検査に多大な
労力および時間を必要とする問題がある。

特に、この入力信号線の本数ｎが多くなると、機能検査
が事実上不可能となる。たとえば、入力信号線の本数が
ｎ＝４０、一つの入力に対する検査時間が１μｓｅｃと
すると、このＰＬＡ回路の機能検査には約１３日もかか
ってしまうため、機能検査を簡単かつ確実に行うことが
できる技術の開発実用化が強く望まれていた。

（Ｃ）従来の故障診断技術 このため、従来より各種の故障診断機能付ＰＬＡ回路の
開発実用化が進められている。

このようなＰＬＡ回路の機能検査技術として、ＡＮＤマ
トリックス回路１０、ＯＲマトリックス回路２０にパリ
ティ検査用の出力信号線をそれぞれ１本づつ設け、さら
に両マトリックス回路１０゜２０の入力信号線の状態を
外部から制御できる構成としたものが知られている。こ
の技術を用いれば、論理演算を単純化でき、検査時に外
部から論理関数に依存しない一定の検査系列信号を入力
することで、機能検査を行うことができる。

この機能検査技術は、ＰＬＡ回路に対し極めて有効であ
り、従って、このような検査技術を採用したＰＬＡ回路
の提案もいくつか知られている（たとえば“Ｉｍｐｌｅ
ｍｅｎｔｉｎｇ　ａ　ｂｕｉｌｔ−ｉｎ　５ｅｌｆ−ｔ
ｅｓｔ　ＰＬＡ　ｄｅｓｉｇｎｅ　”　、　ＩＥ３Ｄｅ
ｓｉｇｎ　＆　Ｔｅ５ｔ　ｏｒ　Ｃｏｍｐｕｔｅｒ　Ｐ
Ｐ、３７−４８．Ａｐｒｉｌ　１９８５．がｎＭＯ３Ｐ
ＬＡ回路に関するものである）。

しかし、ＰＬＡ回路に発生する故障は、その回路の製造
技術および回路構成に特有なものであり、特にＣＭＯＳ
ｗＪ造のＰＬＡ回路はｎＭＯ３Ｗｉ造のＰＬＡ回路とは
異なる故障が起こるため、前述した検査技術では必ずし
も信頼性の高い機能検査を行うことができないという問
題があった。

例えば、ＣＭＯＳ回路においては、ある特定のゲート入
力信号に対して、そのトランジスタの出力がハイインピ
ーダンス状態となる、いわゆるスタックオーブン故障が
発生する。この故障を確実に検出するためには２パタ一
ン以上の検査パターンが必要となる。

このため、従来の検査技術をそのままＣＭＯＳ型ＰＬＡ
回路に適用し、このスタックオーブン故障を論理関数に
依存しない一定の検査系列信号で検査しようとすると、
非常に効率の悪い検査を行わなければならず、しかも検
査系列長は長くなってしまうという問題が生ずる。

［発明が解決しようとする問題点］ 本発明は、このような従来の課題に鑑みなされなもので
あり、その目的は、論理関数に依存しない一定の検査系
列信号により、その機能検査を簡単に行うことができる
故障診断機能付ＰＬＡ回路を提供することにある。

［問題点の解決手段］ 前記目的を達成するために、本発明は、論理信号が入力
される複数の信号入力ライン、ＡＮＤアレイ制御タロツ
クφ１が入力されるクロック入力ライン、 入力される複数の論理入力信号の正信号を制御クロック
φ１のタイミングに合わせて出力する正入力用トランス
ミッションゲート、 入力される複数の論理入力信号の補信号を制御クロック
φ１のタイミングに合わせて出力する補入力用トランス
ミッションゲート、 複数のＡＮＤアレイビット線およびＡＮＤアレイ積項線
が、その格子点においてトランジスタを介してマトリッ
クス接続され、前記各トランスミッションゲートを介し
て入力される複数の論理入力信号の否定論理和を演算し
、論理積項信号を出力するＡＮＤマトリックス部、 を含むＡＮＤマトリックス回路と、 複数のＯＲアレイ積項線およびＯＲアレイ和項線が、そ
の格子点においてトランジスタを介してマトリックス接
続され、前記ＡＮＤマトリックス部から出力される論理
積項信号の否定論理和信号を演算し、論理和項信号とし
て出力するＯＲマトリックス回路と、 を有するＣＭＯＳ型Ｏ８型ＰＬＡ 前記正入力用トランスミッションゲートおよび補入力用
トランスミッションゲートを、前記制御クロックとは独
立にオン・オフ制御するビット線入力制御回路と、 全てのＡＮＤアレイビット線とその格子点でトランジス
タを介して接続される第１の付加積項線と、 前記各ＡＮＤアレイビット線上において、ＡＮＤアレイ
積項線とトランジスタを介して接続されていない格子点
の数が奇数となるよう前記ＡＮＤマトリックス部に設け
られた第２の付加積項線と、前記各ＯＲアレイ積項線上
において、積項線とトランジスタを介して接続されてい
る格子点の数を奇数とするようＯＲマトリックス回路に
設けられた付加和項線と、 出力信号が「０」レベルとなる和項線のパリティ信号を
演算出力するパリティ生成回路と、を含み、前記ビット
線入力制御回路を用いて、いずれか一方のトランスミッ
ションゲートのみをオン制御し、信号入力ラインおよび
ＡＮＤマトリックス部の各ＡＮＤアレイ積項線に、論理
関数に依存しない検査系列を印加し、このときパリティ
生成回路から出力されるパリティ信号を監視することで
故障診断を行う故障診断回路を設けたことを特徴とする
。

［作用］ 本発明のＰＬＡ回路の故障診断を行う場合には、ビット
線入力制御回路を用いて制御クロックφ１とは独立に、
正入力用トランスミッションゲートおよび補入力用トラ
ンスミッションゲートをオフ制御する。ここにおいては
、説明を簡単にするために補入力用トランスミッション
ゲートをオフ制御する場合を想定する。

この状態で、たとえば入力される複数の論理入力信号を
全て「ルベル」に設定すると、正入力用トランスミッシ
ョンゲートおよび補入力用トランスミッションゲートを
介してＡＮＤマトリックス部の各ＡＮＤアレイビット線
に入力される信号は全て「０」レベルとなる。

本発明においては、第１の付加積項線が、このＡＮＤマ
トリックス部の全てビット線とその格子点でトランジス
タを介して接続されている。従って、この第１の付加積
項線を監視することで、ビット線のうち少なくとも１本
が「１」レベルとなると、これを確実に検出することが
できる。

また、本発明においては、この第２の付加積項線を用い
、ＡＮＤマトリックス部の各ビット線上の接続のない格
子点数が奇数となるように設定されている。従って、故
障などによりＡＮＤマトリックス部の１本のビット線の
みが「１」レベルを示す場合には、必ず奇数本の積項線
が「１」レベルを示すこととなる。

また、本発明においては、ＯＲマトリックス回路に付加
和項線が設けられ、各ＯＲアレイ積項線上のＯＲ和項線
と接続のある格子点数が奇数となるように設定されてい
る。従って、１本の積項線のみが「１」レベルを示す場
合には、必ず奇数本の和項線が「０」レベルを示すよう
になる。

特に、本発明においては、ＡＮＤマトリックス回路の各
積項線とＯＲマトリックス回路の各積項線とがそれぞれ
連結されているため、このＯＲマトリックス回路におい
て、出力信号が「Ｏ」レベルとなる和項線のパリティ信
号を演算すれば、このパリティ信号に基づきＡＮＤマト
リックス回路、ＯＲマトリックス回路の故障診断を効率
よく行うことができる。

すなわち、ＡＮＤマトリックス回路の各信号入力ライン
および積項線に論理関数に依存しない一定の検査系列を
入力し、このときＯＲマトリックス回路に設けられたパ
リティ生成回路から出力されるパリティ信号を観察する
のみで、回路各部に発生する故障診断を効率よく行うこ
とができる。

特に、この検査に必要な検査系列は、ＰＬＡ回路の論理
関数に依存しない規則的な系列とすることができること
から、ＡＮＤマトリックス回路の各積項線に検査系列を
供給する検査系列生成器およびＯＲマトリックス回路の
出力段に設けられ故障診断を行う応答出力判定器を比較
的簡単な回路構成とすることができ、ＰＬＡ回路の故障
診断を簡単な回路で行うことが可能となる。

［発明の効果］ 以上説明したように、本発明によれば、論理関数に依存
しない規則的な検査系列をＡＮＤマトリックス回路の各
信号入力ラインおよび各積項線に入力し、このときＯＲ
＋トリックス回路から「０」レベルの信号を出力する和
項線の本数をパリティ検査することにより、回路各部、
特にＡＮＤマトリックス回路、ＯＲマトリックス回路に
発生する故障の診断を簡単な回路で効率よく行うことが
できる。

特に、本発明によれば、第２の付加積項線、付加和項線
を設け、ＡＮＤマトリックス回路において各ビット線上
接続のないの格子点数が奇数となるように設定し、しか
もＯＲマトリックス回路においてＯＲアレイ積項線の接
続のある格子点数が奇数となるように設定している。こ
のため、パリティ生成回路が演算出力するパリティ信号
を観測するのみで、ＰＬＡＬＡ回路生する故障診断を迅
速かつ確実に行うことができる。

［実施例］ 次に本発明の公的な実施例を図面に基づき説明する。な
お、前記第５図に示す回路と対応する部材には同一符号
を付しその説明は省略する。

第１図には本発明に係る故障診断機能付ＣＭＯＳ型ＰＬ
Ａ回路の好適な一例が説明されており、第２図には本発
明の理解を容易なものとするため、第１図に示す回路か
ら故障診断に用いられる回路部分を取り去った回路が示
されている。

本発明のＩ）ＬＡ回路は、複数の論理入力信号Ｘ１　、
Ｘ２　、Ｘ３に基づき複数の任意の論理積項信号を演算
出力するＡＮＤマトリックス回路１０と、演算された論
理積項信号に基づき論理和信号を演算し、これを論理出
力信号として出力するＯＲマトリックス回路２０とを含
み、ＡＮＤマトリックス回路１０およびＯＲマトリック
ス回路２０はＮＯＲゲート構成となっている。

（ａ）ＡＮＤマトリックス回路 前記ＡＮＤマトリックス回路１０は、後述するＡＮＤマ
トリックス部４０を中心に形成されており、制御クロッ
ク入力ライン３０を介して制御クロックφ１が入力され
、また複数本の信号入力ライン３２−１．３２−２．３
２−３を介して論理入力信号Ｘ１、Ｘ２、Ｘ３が供給さ
れている。

そして、これら各信号入力ライン３２を介して供給され
た論理入力信号Ｘ１、Ｘ２、Ｘ３は、対応するインバー
タ３４を用いて反転され正入力用トランスミッションゲ
ート３８ａに入力されるとともに、インバータ３６を用
いて反転され補入力用トランスミッションゲート３８ｂ
へ入力されている。

これら各トランスミッションゲート３８ａ、３８ｂは、
通常は第２図に示すように制御クロック入力ライン３０
がら供給されるＡＮＤアレイ制御タロツクφ１に基づき
オン・オフされ、入力される信号Ｄ１〜Ｄ３、′Ｄ１〜
′Ｄ３をそれぞれＡＮＤマトリックス部４０へ向は出力
している。

このＡＮＤマトリックス部４ｏは、前記各入力信号Ｄ１
〜Ｄ３、′Ｄ１〜′Ｄ３が入力される複数のＡＮＤアレ
イビット線４２と、複数本のＡＮＤアレイ積項線４４と
をマトリックス接続し、このマトリックス上に、トラン
ジスタ４６をＡＮＤアレイ積項線４４と接続するマトリ
ックス格子点と、トランジスタ４６をＡＮＤアレイ積項
線４４と接続しないマトリックス格子点とを配置してい
る。

なお、同−ＡＮＤアレイ積項線４４に接続される前記ト
ランジスタ４６はＮＯＲゲートとして機能するよう構成
されている。

そして、前記各ビット線４２の他端はゲート５４を介し
てアース側に接続されている、また各積項線４４は、そ
の上端がゲート５２を介して信号バイアスライン６２に
それぞれ接続され、その他端側か２段接続されたインバ
ータ回路５０を介してＯＲマトリックス回路２０のゲー
ト５８へ接続されている。

そして、実施例のＰＬＡＬＡ回路前記各バイアス信号ラ
イン６２に「１」レベルの基準電圧が印加された状態で
通常は使用される。このとき、前記トランジスタ４６は
ＮＯＲゲートとして機能する。従って、トランジスタ４
６を介してＡＮＤアレイ積項線４４に接続された全ての
ビット線４２に「０」レベルの論理信号が入力されると
、この積項線４４には「１」レベルの論理信号が生成さ
れ、またトランジスタ４６を介してＡＮＤアレイ積項線
４４に接続されたビット線４２のうちいずれか１本に「
１」レベルの論理信号が入力されると、前記積項線４４
に「０」レベルの信号が生成されることとなる。

従って、ＡＮＤマトリックス部４部内０内いて、このト
ランジスタ４６をどのように配置するかにより、所望の
論理演算関数を得ることができる。

また、ＯＲマトリックス回路２０の入力段に設けられた
ゲート５８は遅延回路４８から出力される制御クロック
φ２によりオン・オフ制御される。

実施例において、この遅延回路４８は、前記制御クロッ
クφ１を遅延処理して出力するよう形成されている。

（ｂ）ＯＲマトリックス回路 また、前記ＯＲマトリックス回路２０はＯＲマトリック
ス部７０を中心に構成されており、このＯＲマトリック
ス部７０の論理演算出力はインバータ７２を介して論理
出力信号Ｆ１〜Ｆ３として出力されている。

実施例において、前記ＯＲマトリックス部７０は、その
一端が前記ゲート５８に、他端がアースゲート８０側に
接続された複数本のＯＲアレイ積項線７４と、一端がゲ
ート８２に、他端が対応するインバータ７２に接続され
た複数本の和項線７６と、を含み、これら各積項線７４
および和項線７６はマトリックス状に配置されている。

そして、これらマトリックスの格子点にも、前記ＡＮＤ
マトリックス部４０と同様にトランジスタ７８が設けら
れ、積項線７４と和項線７６とを接続している。なお、
このトランジスタ７８も、前記ＡＮＤマトリックス部４
０に設けられたトランジスタ４６と同様にＮＯＲゲート
として機能するよう形成されている。

従って、このＯＲマトリックス７０部の各マトリックス
格子点へのトランジスタ７８の配置により、そのＯＲマ
トリックス部７０が任意の論理演算を行うよう形成する
ことができる。

従って、このＰＬＡ回路を製造するにあたって、ＡＮＤ
ＮＤマトリツクス０、ＯＲマトリックス部７０の全ての
マトリックス格子点にトランジスタ４６．７８を形成し
ておき、その製造最終段階において、これら各格子点の
トランジスタ４６．７８を接続するかしないかで、論理
機能の組付けを行うことにより、このＰ　Ｌ　Ａ回路を
任意の論理演算を行う回路として形成することができる
。

ところで、本実施例のＰＬＡ回路を通常の論理演算回路
として用いる場合には、第２図に示すように、各トラン
スミッションゲート３８ａ、３８ｂを制御クロックφ１
に同期してオン・オフ制御し、またＡＮＤＮＤマトリツ
クス０のバイアス信号ライン６２に「１」レベルの信号
をバイアスしてやればよい。

このようにすれば、信号入力ライン３２から入力される
論理入力信号Ｘ１、Ｘ２、Ｘ３に基づき所定の論理演算
処理を行い、出力ライン８４から論理出力信号Ｆ１、Ｆ
２、Ｆ３を演算出力することができる。

（ｃ）故障診断回路 ところで、このようなＰＬＡ回路を例えばＩＣ１ＬＳＩ
チツプなどに供給する場合には、回路自体の信頼性を高
めるなめに、その故障診断検査を行う必要がある。

このため、本発明のＰ　Ｌ　Ａ回路には、故障診断回路
が一体的に組込み形成され、ＰＬＡ回路を製造した後、
この故障診断回路を用いて故障診断を行い品質の信頼性
を高めるよう形成されている。

本発明の特徴は、このＰＬＡ回路に、論理関数に依存し
ない検査系列信号を印加し、ＰＬＡ回路の故障診断を迅
速かつ確実に行うことにある。

このため、本発明の故障診断回路は、ビット線入力制御
回路９０と、付加積項線回路１００と、付加和項線１１
０およびパリティ生成回路１２０とを用いて構成されて
いる。

入力制御回路 前記ビット線入力制御回路９０には、第１の制御信号ラ
イン９２、第２の制御信号ライン９４および制御クロッ
ク入力ライン３０が接続されている。そして、この入力
制御回路９０は、第１および第２の制御信号ライン９２
．９４を介して入力される第１の制御信号Ｃ１、第２の
制御信号Ｃ２に基づき、制御クロックφ１とは独立に正
入力用トランスミッションゲート３８ａおよび補入力用
トランスミッションゲート３８ｂを独立にオン・オフ制
御するよう形成されている。

実施例において、この入力制御回路９０は、２つのＮＡ
ＮＤゲート９６．９８を用いて形成されている。そして
、これら両ＮＡＮＤゲート９６゜９８は入力される制御
クロックφ１および第１および第２の制御信号ＣＩ　、
Ｃ２に基づき、第３図に示す論理演算を行い、各トラン
スミッションゲ−）　３８　ａ、３８ｂをオン・オフ制
御している。

従って、第１の制御信号ライン９２に、例えばＣ１＝０
の信号を入力すれば、論理入力信号Ｄ１、Ｂ２　、Ｂ３
が入力される正入力用トランスミッションゲート３８ａ
をオフ制御することができ、また第２の制御信号ライン
９４からＣ２＝０の制御信号を入力すれば、論理入力信
号を′Ｄ１、′Ｄ２、′Ｄ３が入力される補入力用トラ
ンスミッションゲート３８ｂをオフ制御することができ
る。

この結果、本実施例によれば制御信号ライン９２．９４
から入力される第１の制御信号Ｃ１、第２の制御信号Ｃ
２と、信号入力ライン３２から入力される論理入力信号
ｘ１、Ｘ２、ｘ３との組合わせにより、ＡＮＤマトリッ
クス部４部内０内意の１本のビット線４２を選択し、こ
の選択されたビット線４２に対してのみ「１」レベルの
論理信号を供給し、残りのビット線４２に対しては全て
「０」レベルの論理信号を供給することが可能となる。

例えば、（Ｃ１、Ｃ２）＝（１，０）、（ｘｉ、Ｘ２、
Ｘ３）＝（１，０，１）の信号を入力すれば、正入力用
トランスミッションゲート３８ａがオン、補入力用トラ
ンスミッションゲートはオフ制御され、しかもこれら各
トランスミッションゲート３８ａ、３８ｂを介してＡＮ
ＤＮＤマトリツクス０の各ビット線４２には、（Ｄｌ、
′Ｄ１、Ｂ２、′Ｄ２、Ｂ３、′Ｄ３）＝（０，０，１
，０，０，０）の信号が供給され、Ｂ２の信号に対応す
るビット線を選択することができる。

付加積項線回路 本発明において、前記付加積項線回路１００は、第１の
付加積項線１０２と第２の付加積項線１０４とを用いて
形成されている。

前記第１の付加積項線１０２は、ＡＮＤマトリックス部
４部内０内いて、トランジスタ４６を介して各ビット線
４２と全ての格子点で接続されている。このため、ＡＮ
ＤＮＤマトリツクス０の少なくとも１本のビット線４２
が「１」レベルであれば、この第１の付加積項線１０２
の論理信号は「０」レベルとなる。

従って、前述したように、ビット線入力制御回路９０を
用いて、このＡＮＤＮＤマトリツクス０のピッ、ト線４
２を１本ずつ選択し、第１の付加積項線１０２の信号レ
ベルをパリティ生成回路の出力信号Ｚに基づき観測する
ことにより、たとえばビット線４２の縮退故障、このビ
ット線４２の一端側に接続されたＴｒｂのゲート５４に
発生するスタックオープン故障およびこれらと等価の故
障の検査を行うことができる。

また、本発明において前記第２の付加積項線１０４は、
ＡＮＤＮＤマトリツクス０の交点故障を検査するための
パリティ積項線として設けらたれものであり、各入力用
のビット線４２上において積項線と接続のない格子点数
がそれぞれ奇数となるように形成されている。

すなわち、この第２の付加積項線１０４がない状態では
、Ｂ１のビット線４２では、２個（偶数）の格子点が積
項線と接続されていない。

従って、このビット線４２上において、格子点が積項線
と接続されていない数を奇数とするためには、このビッ
ト線４２と第２の付加積項線１０２との格子点をオープ
ン、すなわち接続のない格子点とすればよい。

また、Ｂ２ビット線４２をみると、接続のない格子点は
３個（奇数）あるので、このビット線４２と第２の付加
積項線１０４との格子点をトランジスタ４６で接続する
。

このようにして、本発明では、第２の付加積項線１０４
を用いて、Ｂｌ、Ｂｌ、・・・Ｂ３　、Ｂ３の各ビット
線４２の積項線と接続のない格子点の数が、それぞれ奇
数となるように設定される。

従って、前述したようにビット線入力制御回路９０を用
いてビット線４２を１本ずつ選択し、信号が「１」レベ
ルとなる積項線４４の本数をパリティ生成回路の出力信
号Ｚによりカウントすることで、ＡＮＤマトリックス部
４部内０内ける各格子点の交点故障、およびこれに等価
な故障を検査することができる。

また、本実施例の付加積項線回路１００には、。

ＯＲマトリックス部７０内にも前記第１および第２の付
加積項線」０２．１０４と接続された２本の付加積項線
１０６．１０８が設けられている。

付加和項線 本発明において、前記付加和項線１１０は、ＯＲマトリ
ックス部７０内に設けられたパリティ和項線であり、各
積項線７４．１０６．１０８上において、和項線と接続
されている格子点数がそれぞれ奇数となるように形成さ
れている。

たとえば、ＰＯ４の積項線７４をみると、この積項線７
４は、Ｆｌの和項線７６とその格子点においてトランジ
スタ７８を介して接続されているため（１個の格子点が
接続）、付加和項線１１０との格子点はオーブンに設定
される。

また、ＰＯ５の積項線７４は、Ｆ２　、Ｆ３の各和項線
７４とその格子点においてトランジスタ７８を介して接
続されているため（２個の格子点が接続）、接続点の箇
所を奇数個にするために、付加和項線１１０の格子点と
トランジスタ７８を介して接続される。

このようにして、本発明では、ＯＲマトリックス部７０
内において、各積項線７４．１０６．１０８がそれぞれ
奇数本の付加和項線とその格子点でトランジスタ７８を
介して接続される。

従って、積項線７４．１０６．１０８を１本ずつ選択し
、このとき信号が「０」レベルとなる和項線７６．１１
０の本数をカウントすれば、このＯＲマトリックス回路
２０内における積項線７４、和項線７６の縮退故障、ゲ
ート８０を構成する積項線ディスチャージトランジスタ
Ｔｒｐのスタックオープン故障、ＯＲマトリックス７ｏ
の各格子点における交点故障およびこれらと等価な故障
を検査することができる。

パリティ生成回路 また、本発明において、前記パリティ生成回路１２０は
、出力信号がｒ□、レベルとなる和項線７６の本数が偶
数か奇数がを示すパリティ信号Ｚを演算出力するよう形
成されてお°す、実施例においては、インバータ７２側
に接続された全ての論理出力ライン８４−１．８４−２
．８４−３．８４−４の信号Ｆ１〜Ｆ４の排他的論理和
をＺ端子に演算出力するよう形成されている。

この結果、実施例のパリティ生成回路１２０は、「１」
レベルの信号を出力する論理出力ライン８４の本数が奇
数の場合には「１」レベル、偶数の場合には「０」レベ
ルの信号を出力することとなる。

なお、本実施例において、従来がら用いられていな各信
号線と、故障診断用に設けられた各信号線との位置関係
は同図に示すものに限定する必要はないが、ゲート５４
を構成するビット線ディスチャージトランジスタＴｒｂ
はＡＮＤＮＤマトリツクス０の右側に、ゲート８０を構
成する積項線ディスチャージ用トランジスタＴ叩はＯＲ
マトリックス部７０の下側に配置する必要がある。

生−ｍ 次に、本実施例のＣＭＯＳ型ＰＬＡ回路の故障診断動作
の一例を説明する。

本実施例の回路を用いて故障診断を行う場合には、各人
力ライン、３２．９２．９４および６２に次のような検
査系列信号を入力する。

１１２＝＜ＸＩ、Ｘ２．Ｘ３．ＣＩ、Ｃ２、Ｓｌ、Ｓ２
、Ｓ３、Ｓ４、Ｓ５、Ｓ６）実施例においては、このよ
うな検査系列として１１２＝（１，１，１，１，０， １、０、０、０、０、０） を各人力ライン３２．９２．９４および６２に印加し、
故障診断を行う場合を想定する。

なお、このような検査系列■のうちの（Ｓｌ、、。

８６　）を各バイアス信号ライン６２に印加するために
、本実施例では、図示しない積項線選択回路が用いられ
、その積項線選択回路から（，５ＩＳ２・・・５６）＝
（１，０、・・・０）の選択信号を信号ライン６２に印
加している。

（ａ）まず、ＰＬＡ回路に何らの故障も存在しない場合
を考える。

この場合には、検査系列工の一部を構成する論理入力信
号（Ｘｉ　、Ｘ２　、　Ｘ３　’）は、前述したように
、それぞれ（１，１，１＞に設定されている。

このため、信号入力ライン３２からインバータ３４を経
由して正入力用トランミッションゲート３８ａに入力さ
れる信号Ｄｉ　、Ｂ２　、Ｂ３は（０゜０．０）となり
、またインバータ３６を経由して補入力用トランスミッ
ションゲート３８ｂに入力される信号′Ｄ１、′Ｄ２、
′Ｄ３は＜１．１．１）となる。

また、検査系列Ｉの一部を構成する第１の制御信号Ｃ１
は「１」、前記第２の制御信号Ｃ２は「０」に設定され
ている。このなめ、正入力用トランスミッションゲート
３８ａのみが、ＡＮＤアレイ制御クロックφ１＝ｒｌＪ
のタイミングでオンとなり、論理信号Ｄ１、Ｂ２、Ｂ３
の値（Ｄｉ＝０、Ｄ２＝０、Ｄ３＝Ｏ）がそのままＢ１
、Ｂ２　、Ｂ３の各ビット線４２へ出力され、これらＢ
ｌ　、Ｂ２　、Ｂ３の正入力ビット線４２の全てが「０
」となる。

一方、前記第２の制御信号Ｃ２は「０」に設定されてい
るなめ、補入力用トランスミッションゲト線４２はゲー
ト５４によって「Ｏ」となった値をそのまま保持する。

このように、ＰＬＡ回路に故障が存在しない場合に、前
記検査系列■１を各入力ラインに印加すると、ＡＮＤマ
トリックス部全てのビット線４２は「０」となり、従っ
て図示しない積項線選択回路を用いてバイアス信号ライ
ン６２へ印加する積項線選択信号（Ｓｌ、Ｂ２・・・８
６）＝（１，０、・・・０）はそのままＰＡＩ・・・Ｐ
Ａ６の各積項線１０２．１０４．４４の値となる。そし
て、これら各積項線１０２．１０４．４４の値は、２段
のインバータ回路５０と、ＯＲ制御用のトランスミッシ
ョンゲート５８を経由して、ＰＯＩ、ＰＯ２・・・ＰＯ
６のＯＲ。

アレイ積項線１０６．１０８．７４に伝達される。

従って、ＯＲマトリックス回路２０の各ＯＲアレイ積項
線は、（Ｐｏｌ、ＰＯ２・・・ＰＯ６）＝（１，０、・
・・０）の値をとるなめ、ＰＯｌの積項線１０６とトラ
ンジスタ７８を介して接続されたＷ４の和項線、すなわ
ち付加和項線１１０のみが「０」の値となり、その他の
Ｗｌ　、Ｗ２　、Ｗ３の和項線７６は「１」の値をとる
。そして、これらＷ１〜Ｗ４の和項線７６．１１０の出
力はインバータ７２を経由してＦ１〜Ｆ４の出力ライン
８４に供給され、（Ｆｌ　、Ｆ２　、Ｆ３　、Ｆ４　）
＝　（０，０，０，１）となるため、パリティ生成回路
１２０からはＺ＝１のパリティ信号が出力されることに
なる。

このようにして、本実施例によれば、検査系列■１２を
入力したとき、ＰＬＡ回路に何ら故障が存在しない場合
には、パリティ生成回路１２０から「１」のパリティ信
号が出力され、これによりＰＬＡ回路に故障がないこと
が判断される。

（ｂ）次に、このＰＬＡ回路に何らかの故障、例えばＡ
ＮＤマトリックス部４０のＢ１のビット線４２が「１」
に縮退した場合を考える。

この場合に、前記検査系列■１２を各入力線の印加して
も、ＡＮＤマトリックス部４０の各ビット線は全て「０
」とはならず、Ｂ１のビット線４２のみが「１」の信号
をとる。

このように、Ｂ１のビット線４２がＢ１＝ｒｌＪの値を
とると、このビット線１２とトランジスタ４６を介して
接続された第１の付加積項線１０２の値はＰＡ１＝ｒＯ
Ｊとなり、この結果、このＡＮＤマトリックス部４０を
構成する全ての積項線４４．１０２．１０４の値は（Ｐ
ＡＩ、ＰＡ２・・・Ｐ＾６）＝（０，０、・・・０）と
なる。そして、これら各積項線の値は、そのままＯＲマ
トリックス回路２０のＰＯｌ・・・Ｆ０６の各積項線１
０６．１０８．７４に伝わり、（Ｐｏｔ・・・ＰＯ６）
　＝　（０、・・・０）となる。

このようにして全てのＯＲアレイ積項線が０となると、
このＯＲマトリックス部７０を形成する全ての和項線、
すなわちＷｌ　、Ｗ２　、　Ｗ３　、　Ｗ４の各和項線
７６．１１０は全て「１」となり、この値はインバータ
７２を経由して出力信号線８４に（Ｆｌ　、　Ｆ２　、
Ｆ３　、Ｆ４　）　＝　（０，０，０，０）信号として
出力される。

このため、パリティ生成回路１２０の演算するパリティ
信号はＺ＝０となり、これにより故障のが発生している
ことを検出することができる。

このように、本実施例のＰＬＡ回路は、信号入力ライン
３２、第１および第２の制御信号ライン９２．９４およ
びバイアス信号ライン６２へ、１１２＝（Ｘｌ、Ｘ２、
Ｘ３、Ｃ１、Ｃ２，３１、Ｓ２　、Ｓ３　、Ｓ４．８５
　、　Ｓ６　）＝（１、１、１、０、１， １、０、０、０、０、０） の検査系列信号を印加し、このときパリティ生成回路１
２０から生成されるパリティ信号Ｚの値を監視するのみ
で、ＰＬＡ回路内部に発生する故障診断を行うことがで
きる。

特に、本発明によれば、ＡＮＤマトリックス回路１０お
よびＯＲマトリックス回路２０の論理関数に依存しない
検査系列■を用いてその故障診断を行うことができるた
め、この回路内部に発生する各種の故障を迅速かつ確実
に検出することができ、とりわけＣＭＯＳ型Ｏ３型ＰＬ
Ａ クオープン故障をも確実に検出することができ、特に大
規模ＰＬＡ回路の信頼度を極めて高いものとすることが
できる。

第４図には、本実施例のＣＭＯＳ型ＰＬＡ回路の故障診
断を行うなめに使用される検査系列■の具体例が示され
ており、同図において出力バリティ期待値Ｚは回路内に
故障が存在しない場合に得られる出力バリティビットで
あり、例えば検査系列■　および工５では、Ｊ＝１から
ｍまで出カバリティビットを累積した値が１となること
を表している。

このような検査系列を前記ＣＭＯＳ型ＰＬＡ回路に印加
することにより、検査系列■２、■３では出力バリティ
ビットを、また検査系列■４　、１５では累積出力バリ
ティと期待値とを比較することにより、単一物理故障（
ノードの解放、線間ショート）などを確実に検出するこ
とができる。

以上説明したように、本発明によれば、ＰＬＡ回路をＩ
ＣまたはＬＳＩなどとして形成する場合に、予め第１図
に示すようなビット線入力制御回路９０、付加積項線回
路１００、付加和項線１１０およびパリティ生成回路１
２０をＰＬＡ本来の回路に組込んで形成しておくことに
より、製造されたＰＬＡ回路の故障診断を迅速かつ確実
に行うことができる。

そして、診断が終了した後は、バイアス信号ライン６０
に、（Ｓ３，Ｓ４、Ｓ５、５６）＝（１、１、１、１）
の基準信号をバイアスするとともに、第１、第２の制御
ライン９２、９４に（ＣＩ、Ｃ２）＝＜１、１）の制御
信号を印加してやればよい。このようにすれば、故障診
断終了後は、ＰＬＡ回路を第２図に示すように通常の回
路として使用し、その論理入力信号Ｘｉ　、Ｘ２　、Ｘ
３を設定された論理関数に基つぎ論理演算し、論理出力
信号Ｆ１　、Ｆ２　、Ｆ３を出力することができる。

【図面の簡単な説明】

４、図面の説明 第１図は本発明に係る故障診断機能付ＣＭＯＳ型ＰＬＡ
回路の好適な一例を示す回路図、第２図は第１図を通常
のＰＬＡ回路として使用した場合の等価回路図、 第３図は第１図に示すビット線入力制御回路の動作を示
す説明図、 第４図は第１図に示ずＰＬＡ回路の故障診断を行う場合
に用いられる信号系列の説明図、第５図は一般的なＰＬ
Ａ回路の構成を示すブロック回路図である。 １０・・・ＡＮＤマトリックス回路 ２０・・・ＯＲマトリックス回路 ３０・・・制御クロック入力ライン ３８ａ・・・正入力用トランスミッションゲート３８ｂ
・・・補入力用トランスミッションゲート４０・・・Ａ
ＮＤマトリックス部 ４２・・・ＡＮＤアレイビット線 ４４・・・ＡＮＤアレイ積項線 ４６・・・トランジスタ ７０・・・ＯＲマトリックス部 ７４・・・ＯＲアレイ積項線 ７６・・・ＯＲアレイ和項線 ７８・・・トランジスタ ９０・・・ビット線入力制御回路 ９２・・・第１の制御信号ライン ９４・・・第２制御信号ライン １００・・・付加積項線回路 １０２・・・第１の付加積項線 １０４・・・第２の付加積項線 １０６．１０８・・・付加積項線 １１０・・・付加和項線 １２０・・・パリティ生成回路

Claims (1)

【特許請求の範囲】
1. （１）論理信号が入力される複数の信号入力ライン、 ＡＮＤアレイ制御クロックφ１が入力されるクロック入
   力ライン、 入力される複数の論理入力信号の正信号を制御クロック
   φ１のタイミングに合わせて出力する正入力用トランス
   ミッションゲート、 入力される複数の論理入力信号の補信号を制御クロック
   φ１のタイミングに合わせて出力する補入力用トランス
   ミッションゲート、 複数のＡＮＤアレイビット線およびＡＮＤアレイ積項線
   が、その格子点においてトランジスタを介してマトリッ
   クス接続され、前記各トランスミッションゲートを介し
   て入力される複数の論理入力信号の否定論理和を演算し
   、論理積項信号を出力するＡＮＤマトリックス部、 を含むＡＮＤマトリックス回路と、 複数のＯＲアレイ積項線およびＯＲアレイ和項線が、そ
   の格子点においてトランジスタを介してマトリックス接
   続され、前記ＡＮＤマトリックス部から出力される論理
   積項信号の否定論理和を演算し、論理和項信号として出
   力するＯＲマトリックス回路と、 を有するＣＭＯＳ型ＰＬＡ回路において、 前記正入力用トランスミッションゲートおよび補入力用
   トランスミッションゲートを、前記制御クロックとは独
   立にオン・オフ制御するビット線入力制御回路と、 全てのＡＮＤアレイビット線とその格子点でトランジス
   タを介して接続される第１の付加積項線と、 前記各ＡＮＤアレイビット線上において、ＡＮＤアレイ
   積項線とトランジスタを介して接続されていない格子点
   の数が奇数となるよう前記ＡＮＤマトリックス部に設け
   られた第２の付加積項線と、前記各ＯＲアレイ積項線上
   において、積項線とトランジスタを介して接続されてい
   る格子点の数を奇数とするようＯＲマトリックス回路に
   設けられた付加和項線と、 出力信号が「０」レベルとなる和項線のパリティ信号を
   演算出力するパリティ生成回路と、を含み、前記ビット
   線入力制御回路を用いて、いずれか一方のトランスミッ
   ションゲートのみをオン制御し、信号入力ラインおよび
   ＡＮＤマトリックス部の各ＡＮＤアレイ積項線に、論理
   関数に依存しない検査系列を印加し、このときパリティ
   生成回路から出力されるパリティ信号を監視することで
   故障診断を行う故障診断回路を設けたことを特徴とする
   故障診断機能付ＣＭＯＳ型ＰＬＡ回路。