JPH01191445A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPH01191445A
JPH01191445A JP1621788A JP1621788A JPH01191445A JP H01191445 A JPH01191445 A JP H01191445A JP 1621788 A JP1621788 A JP 1621788A JP 1621788 A JP1621788 A JP 1621788A JP H01191445 A JPH01191445 A JP H01191445A
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JP
Japan
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wiring
insulating film
interlayer insulating
groove
patterned
Prior art date
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Pending
Application number
JP1621788A
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English (en)
Inventor
Kenichi Chiba
健一 千葉
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に配線のステ
ップカバレッジ改善に関するものである。
〔発明の概要〕
半導体装置の製造方法において、第１配線をパターニン
グすべき場所にあらかじめ溝を形成してお゛くことによ
り段差を低減し、第２配線への段差の影響を減少させス
テップカバレッジを改善することにある。
〔従来の技術〕
従来の半導体装置は、第１配線をパターニングする前に
溝を形成することなく、第１配線及び第２配線をパター
ニングしている。
〔発明が解決しようとする課題〕
しかし、前述の従来技術では、第１配線の厚さ分の段差
が第２配線に影響するために、第２配線のステップカバ
レッジが低下し、断線が起こるという問題点があった。
本発明は、この様な問題点を解決するためのもので、そ
の目的は第２配線のステップカバレッジを改善すること
にある。
〔課題を解決するための手段〕
ａ）ウェハー上に第１層間絶縁膜を形成する工程と、 ｂ）前記絶縁膜に溝をエツチングする工程と、Ｃ）前記
溝内に第１配線をパターニングする工程と、 ｄ）前記ウェハー上に第２層間絶縁膜を形成する工程と
、 ｅ）前記絶縁股上に第２配線をパターニングする工程と
からなることを特徴とする。
〔作　用〕
本発明の作用は、第１配線がパターニングされる場所に
清を形成しておくことから、第１配線による段差が低減
されるために、第２配線におけるステップカバレッジが
向上する。
〔実　施　例〕
以下に、本発明についての詳細を工程順に説明する（第
１図）。
まず、ウェハ−１全面に第１層間絶縁膜２を形成する［
第１図（ａ）］、第１配線３がパターニングされるべき
場所に溝を形成するために、第１層間絶縁膜２をエツチ
ングする［第１図（ｂ）１゜エツチングにより形成され
た溝内に第１配線３をパターニングする［第１図（ｃ）
］、その後、全面に第２層間絶縁膜４を形成する［第１
図（ｄ）］、さらにその上に、第２配線５をパターニン
グする。
〔発明の効果〕
本発明の効果は、エツチングにより形成した溝内に第１
配線をパターニングすることにより、段差を低減できる
ため、第２配線のステップカバレッジが改善され、信頼
性を向上させることができる。
【図面の簡単な説明】
第１図（ａ）〜（ｅ）は本発明の実施例を示す半導体装
置の製造方法を示す工程断面図である。 １・・・ウェハー ２・・・第１層間絶縁膜 ３・・・第１配線 ４・・・第２層間絶縁膜 ５・・・第２配線 以上 第１図

Claims (1)

    【特許請求の範囲】
  1. （１）ａ）ウェハー上に第１層間絶縁膜を形成する工程
    と、 ｂ）前記絶縁膜に溝をエッチングする工程と、ｃ）前記
    溝内に第１配線をパターニングする工程と、 ｄ）前記ウェハー上に第２層間絶縁膜を形成する工程と
    、 ｅ）前記絶縁膜上に第２配線をパターニングする工程と
    からなることを特徴とする半導体装置の製造方法。
JP1621788A 1988-01-27 1988-01-27 半導体装置の製造方法 Pending JPH01191445A (ja)

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