JPH0228737A - バッファ記憶制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 処理装置と主記せ装置との間に置かれるハソファメモリ
のバッファ記憶制御方式に関し、へソファメモリ格納に
よる待ち時間を短縮してＣＰＵの処理能力を向上するこ
とができるバッファ記憶制御方式を提供することを目的
とし、処理装置と主記憶装置との間に第１のバッファ記
憶装置を有するシステムにおいて、該第１のバッファ記
憶装置より大容量で、かつ該主記憶装置より高速な第２
のバッファ記憶装置と、該処理装置が指定したアドレス
のデータが該両方のバッファ記憶装置に記憶されていな
いことを判定する手段と、該判定手段の判定に基いて、
該上記４．ａ装置の前記アドレスを含む領域のデータを
該第１のバッファ記憶装置に格納する第１の格納手段と
、該判定手段の判定に基いて、該処理装置の該第１のバ
ッファ８２　ｉ１装置へのアクセス動作と並行に、該主
記憶装置の前記アドレスを含む領域のデータを該第２の
へソファ記憶装置に格納する第２の格納手段とを設け、
該処理装置は該第１のバッファ記１、ａ装置もしくは第
２のバッファ記憶装置をアクセスして命令を実行するよ
うに構成する。

〔産業上の利用分野〕

本発明は、計算機システムの処理装置と主記憶装置との
間に置かれ、その速度差を調整することによって処理装
置の高速化を図るバッファメモリ（キャッシュメモリ）
のハソファ記ｔ！　制御方式に関する。

近年、計算機システムの高性能化の要求に伴い、高速な
テクノロジーと共に種々の高速化技術が採用されている
。処理装置と主記憶装置との間に設けたバッファメモリ
に予めプログラムやデータを転送しておき、処理装置は
このメモリをアクセスすることによって処理の高速化を
図るバッファメモリ方式が計算機システムに広く採用さ
れでいる。

従って、バッファメモリに主記憶装置のデータを効率よ
く転送してシステムの性能を向上することができる記憶
制御方式が望まれている。

〔従来の技術〕

従来のへソファメモリの制御方式は、１組の小容量の高
速なバッファメモリを有し、処理装置（以下、ＣＰＵと
いう）がバッファメモリにアクセスしたときアドレス指
定した命令語がバッファメモリに存在しなかった場合、
ＣＰＵを停止させて主記憶装置の、そのアドレスを含む
領域のデータブロックをバッファメモリに転送し、トリ
ガとなったアドレスの命令語はバッファメモリへの転送
と同時にＣＰＵに渡されるが、次にＣＰＵが必要とする
アドレスの命令語はバッファメモリへの転送終了後にＣ
ＰＵはバッファメモリから命令をフェッチして実行する
方法が行われていた。

〔発明が解決しようとする課題〕

上記のように従来方法によると、ＣＰＴＪが指定した命
令アドレスのデータがバッファメモリに登録されていな
かった場合、主記憶装置上の該命令を読出ずと共に命令
アドレスを含む領域から所定長のデータブロックを読出
してバッファメモリに格納するので、命令を読出すのに
時間が掛かると共にその格納期間中、ＣＰＵはバッファ
メモリに次の命令をアクセスすることができずに待機す
ることになる。従って、ブロックが大きい場合はＣＰＵ
の待ち時間が長くなり、またブロックが小さい場合はア
クセス時間が長い場合が増えると共に待機の回数が多く
なり、いずれの場合もＣＰＵの処理能力が低下するとい
う問題点があった。

本発明は、アクセス時間が長い場合を減少すると共に、
バッファメモリ格納による待ち時間を短縮してＣＰＵの
処理能力を向上することができるバッファ記憶制御方式
を提供することを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図を示す。

図において、 ４は処理装置、 ５は主記憶装置、 １は処理装置４と主記憶装置５との間に設けられた第１
のバッファ記憶装置、 ２は第１のへソファ記憶装置１より大容量で、かつ主記
憶装置５より高速な第２のバッファ記憶装置、 ３は処理装置４が指定したアドレスのデータが両方のバ
ッファ記憶装置１及び２に記憶されていないことを判定
する手段、 １０は判定手段３の判定に基いて、主記憶装置５の前記
アドレスを含む領域のデータを第１のバッファ記憶装置
１に格納する第１の格納手段、２０は判定手段３の判定
に基いて、処理装置４の第１のへソファ記憶装置１への
アクセス動作と並行に、主記憶装置５の前記アルレスを
含む領域のデータを第２のバッファ記ｊＱ装置２に格納
する第２の格納手段である。

従って、処理装置４は第１のバッファ記憶装置１もしく
は第２のバッファ記１ａ装置２をアクセスして命令を実
行するように構成されている。

〔作用〕

本発明によれば、判定手段３は処理装置４が指定したア
ドレスのデータがバッファ記憶装置１及び２に記憶され
ていないことを判定し、判定に基いて、第１の格納手段
１０は主記憶装置５の前記アドレスを含む領域のデータ
を第１のバッファ記憶装置１に格納し、また第２の格納
手段２０は処理装置４の第１のバッファ記憶装置１への
アクセス動作と並行に、主起１．ａ装置５の前記アドレ
スを含む領域のデータを第２のバッファ記憶装置２に格
納するので、処理装置４は、第１のバッファ記（１装置
１に所要のデータが格納されていないとき、大容量の第
２のバッファ記憶装置２から命令をアクセスして命令を
実行することができる。

〔実施例〕

以下、本発明の実施例を第２図〜第４図を参照して説明
する。全図を通して同一符号は同一対象物を示す。第２
図で第１図に対応するものは一点鎖線で囲んである。

プログラム及び関連するデータは通常、データ媒体上の
格納単位であるページを単位として構成されるので、本
実施例は、通常の小容量のハソファメモリとページ単位
の容量を有するハソファメモリとを併用して、ＣＰＵが
アクセスする命令がハソファメモリ上に存在する確率を
増大することによってＣＰＵの処理能力を向上すること
を主眼とするものである。

第２図は、本発明の実施例を示すブロック図で、演算等
の処理を行うＣＰ　Ｕ４ａ、プログラムやデータを記憶
する主記憶装置（Ｍａｉｎ　Ｓｔｏｒａｇｅ　Ｕｎｉｔ
　　：以下、ＭＳＵという）　５ａ、及びＭＳＵ５ａか
らのデータのブロックを小容量の高速なブロックメモリ
１ａに予め転送しておくことによりＣＰ　Ｕ４ａの命令
処理を高速化するプロソクハノファ部ＩＡに加えて、本
発明の主要部分を成すページバッファ部２Ａ等がアドレ
スバス（Ａ００〜Ａ３１）及ヒデータハス（Ｄ００〜Ｄ
３１）を含むシステムハスを介して相互に接続されてい
る。

プロノクハソファ部ＩＡのブロックメモリ１ａは、各１
６ハイトを記憶する２５６のメモリ部を備え、各メモリ
部にＭＳＵ５ａからの１６ハイトのデータブロックを記
憶する。

ブロックテーブル１１は、ブロックメモリ１ａの２５６
の各メモリ部に対応して、各メモリ部に登録（格納）さ
れたブロックデータのＭＳＵアドレスを記憶する。

ブロック制御部１５は、ＣＰ　Ｕ４ａのアドレス指定に
基いて、ブロックテーブル１１を検査してデータがブロ
ックメモ１月ａに登録されているか否かを判定し、登録
されている場合は読出してデータバスに出力する。また
登録されていない場合で、かつ後述するページメモリ２
ａにも登録されていない場合はブロックメモ１月ａに登
録する制御を行う。

ページバッファ部２Ａのページメモリ２ａは、ブロック
メモリ１ａと同等な速度の各４に語（Ｋ＝１０２４ハイ
ド）の記憶容量を有する４つのメモリ部を備え、各メモ
リ部にＭＳＵ５ａからの４に語のペジデータを記ｔａす
る。

ページテーブル３ｔは、ページメモリ２ａの４つのメモ
リ部に登録されたページデータの各２０ビツトのページ
番号（ページアドレスＡＯＯ”Ａ１９）　ヲ記憶する。

比較部３ｃは、４つの比較回路を備え、夫々、対応する
ページテーブル３ｔの内容とアドレスバスのＡＯＯ〜Ａ
１９とを比較し、ＣＰＵ４ａによってアクセスされたデ
ータがページメモリ２ａに登録されているか否かを判定
する。

登録部２０ａは、比較部３ｃの判定によりデータがペー
ジメモリ２ａに登録されていない場合、ＭＳＵ５ａから
データを読出してページメモリ２ａに登録する。即ち、
比較部３ｃの判定に基いてアドレスＡＯＯ〜Ａ１９及び
Ａ２０〜Ａ３１をアドレスレジスタ２６の上位部及び下
位部にセットすると共に、アドレスＡ２０〜Ａ３１をカ
ウンタ２７（計数値が最大値から０にリセツトして再び
カウントアツプする循環式カウンタ）にセントする。ア
ドレスレジスタ２６の上位部及びカウンタ２７によって
ＭＳＵ５ａをアドレス指定し、読出したデータをページ
メモリ２ａに順次、格納し、カウンタ２７の旧数値がア
ドレスレジスタ２６の下位部の値に至ったときページデ
ータの登録を完了し、ページテーブル３ｔの対応するメ
モリ部にアドレスレジスタ２６の上位部をセットする。

ページ制御部２５は、各部を制御して、ＣＰ　Ｕ４ａが
アクセスしたデータがページメモリ２ａに登録済みの場
合は読出し、未登録の場合は登録を遂行せしめる。

アドレス選択部７は、（１１ＣＰ　Ｕ４ａからの命令ア
ドレス、（２）ブロックメモ１月ａ登録時にブロック制
御部１５が出力するブロックデータアドレス、又は（３
）ページメモリ２ａ登録時に出力されるアドレス（アド
レスレジスタ２６の上位部及びカウンタ２７の内容）を
選択してＭＳＵ５ａに出力する。

ドライバ／レシーバ（Ｄ／Ｒ）８及び９は、アドレス及
びデータバスを導通／遮断することによって、特に、Ｃ
ＰＵ４ａのブロックメモ’Ｊｌａへのアクセスと、ＭＳ
ｔＪ５ａ及びページメモリ２８間のデータ転送との同時
又は並行動作を可能にする。

第３図のフローチャートを参照して本発明の詳細な説明
すると、 ■ＣＰＵ４ａは命令をフェッチするため、命令アドレス
（αとする）をアドレスバスに出力する。

■プロソクハソファ部ＩＡは、アドレスバスのアドレス
及びブロックテーブル１１のアドレス情報に基いてアド
レスαのデータがブロックメモ１月ａに登録済みか判定
し、登録済みのときは読出してデータバスに出力する。

ＣＰ　Ｕ４ａはこのデータに基いて命令を高速に処理す
ることができる。

■前記■で未登録の判定のとき、ページバッファ部２八
は、比較部３ｃの比較によりアドレスαのデクがページ
メモリ２ａに登録済みか判定し、登録済みのときは読出
してデータバスに出力する。ＣＰＵ４ａはこのデータに
基いて命令を高速に処理することができる。

■前記■で未登録の判定のとき、ＭＳＵ５ａからデクが
読出されてＣＰＵ４ａに転送されると共に、ブロックメ
モ１月ａ及びページメモリ２ａに登録される。

■ＣＰＵ４ａは転送されたデータに基いて命令を実行す
る。

■ＣＰ　Ｕ４ａの命令実行動作と並行して、ＭＳＵ５ａ
のアドレスαを含む領域から（通常、命令はアドレスの
昇順に実行されるので、通常はアトルスα以降から）１
６ハイトのデータをブロックメモリ１ａに登録する。

■ＣＰＵ４ａの命令実行動作及び前記■の動作と並行し
て、アドレスαを含むページから１ペ一ジ分のデータを
ハソファメモリ２ａに登録する。

第４図のタイミング図を参照して本発明の実施例の動作
を説明すると、 ■ＣＰ　Ｕ４ａが指定した命令アドレス０のデータがブ
ロックメモ１月ａ及びページメモリ２ａに未登録の場合
、ＣＰＵ４ａはＭＳＵ５ａから命令を読出して実行し、
その動作と並行にＭＳＵ５ａのアドレス０〜１５のデー
タをブロックメモ’Ｊｌａ及びページメモリ２ａに登録
する。

■次に、ＣＰ　Ｕ４ａが命令アドレス４を指定したとき
、アドレス４〜７のデータは既にブロックメモ１月ａに
登録されているので、ＣＰＵ４ａはブロックメモ１月ａ
から命令をフェッチして実行する。これと並行して、ペ
ージバッファ部２八はＭＳＵ５ａのアドレス１６〜３１
のデータを読出してページメモリ２ａに登録する。

■ＣＰ　Ｕ４ａが命令アドレス１６を指定したとき、ア
ドレス１６以降のデータは既にページメモリ２ａに登録
されているので、ＣＰＵ４ａはページメモリ２ａから命
令をフェッチして実行する。

このようにして、ＣＰＵ４ａは高速なページメモリ２ａ
から命令をフェッチすることにより、命令を高速に実行
することができる。

〔発明の効果〕

以上説明したように本発明によれば、ＣＰ　Ｕ４ａの命
令実行動作と並行して、データはＭＳＬＪ５ａからブロ
ックメモリ１ａ及びページメモリ２ａに転送されるので
、プログラムがページ内に存在する限り、常にＣＰＵ４
ａは高速なブロックメモリ１ａ又はページメモリ２ａか
ら命令をフェッチして実行することにより高速な処理が
実現されるという効果がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の実施例を示すブロック図、第３図は本
発明の実施例のフローチャート、第４図は本発明の実施
例のタイミング図である。 図において、 ■は第１のバッファ記憶装置、 ＩＡはブロックバッファ部、 １ａはブロックメモリ、 ２は第２のバッファ記憶装置、 ２Ａはページバッファ部、 ２ａはページメモリ、 ３は判定手段、 ３ｃは比較部、 ４は処理装置、 ５は主記憶装置、 ７はアドレス選択部、 ８．９はドライバ／レシーバ １０は第１の格納手段、 １１はブロックテーブル、 １５はブロック制御部、 ２０は第２の格納手段、 ２０ａは登録部、 ２５はページ制御部、 ２６はアドレスレジスタ、 ２７はカウンタ を示す。 ３ｔはページテーブル、 ４ａはＣＰＵ。 ５ａはＭＳＵ。 （Ｄ／Ｒ）　　、

Claims (1)

1. 【特許請求の範囲】 処理装置（４）と主記憶装置（５）との間に第１のバッ
   ファ記憶装置（１）を有するシステムにおいて、 該第１のバッファ記憶装置（１）より大容量で、かつ該
   主記憶装置（５）より高速な第２のバッファ記憶装置（
   ２）と、 該処理装置（４）が指定したアドレスのデータが該両方
   のバッファ記憶装置（１、２）に記憶されていないこと
   を判定する手段（３）と、 該判定手段（３）の判定に基いて、該主記憶装置（５）
   の前記アドレスを含む領域のデータを該第１のバッファ
   記憶装置（１）に格納する第１の格納手段（１０）と、 該判定手段（３）の判定に基いて、該処理装置（４）の
   該第１のバッファ記憶装置（１）へのアクセス動作と並
   行に、該主記憶装置（５）の前記アドレスを含む領域の
   データを該第２のバッファ記憶装置（２）に格納する第
   ２の格納手段（２０）とを設け、 該処理装置（４）は該第１のバッファ記憶装置（１）も
   しくは第２のバッファ記憶装置（２）をアクセスして命
   令を実行することを特徴とするバッファ記憶制御方式。