JPH02155254A - 集積回路の設計方式 - Google Patents
集積回路の設計方式Info
- Publication number
- JPH02155254A JPH02155254A JP63310952A JP31095288A JPH02155254A JP H02155254 A JPH02155254 A JP H02155254A JP 63310952 A JP63310952 A JP 63310952A JP 31095288 A JP31095288 A JP 31095288A JP H02155254 A JPH02155254 A JP H02155254A
- Authority
- JP
- Japan
- Prior art keywords
- cell
- passing
- wiring
- processing means
- wirings
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims description 11
- 230000010354 integration Effects 0.000 abstract description 7
- 239000004020 conductor Substances 0.000 abstract 2
- 238000005452 bending Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＡＤを用いた集積回路の設計に利用され、特
に、階層的レイアウト設計手段により、集積回路のレイ
アウト設計を行う集積回路の設計方式に関する。
に、階層的レイアウト設計手段により、集積回路のレイ
アウト設計を行う集積回路の設計方式に関する。
本発明は、ＣＡＤを用いた階層的レイアウト設計方式に
よる集積回路の設計方式において、各セルの配置位置お
よび各信号線の概略経路を決定後に、各セルの通過配線
の本数およびその入出力位置を決定し、その後セル内の
レイアウト設計を行うようにすることにより、 セル内の未使用の通過配線領域およびセル外に必要とさ
れる通過配線領域をなくし、配線領域を減少させ、集積
度の向上を図ったものである。
よる集積回路の設計方式において、各セルの配置位置お
よび各信号線の概略経路を決定後に、各セルの通過配線
の本数およびその入出力位置を決定し、その後セル内の
レイアウト設計を行うようにすることにより、 セル内の未使用の通過配線領域およびセル外に必要とさ
れる通過配線領域をなくし、配線領域を減少させ、集積
度の向上を図ったものである。
従来、この種の集積回路の設計方式は、第５図および第
６図で示すように、セル内レイアウト処理手段４ａで通
過配線の本数および入出力位置を見積り、それらを組み
込んだレイアウトを行った（ステップ５１１）後、セル
配置処理手段１ａでセル配置位置を決定しくステップ５
１２）、概略経路処理手段２ａで各信号線の概略経路を
決定して（ステップ５１３）、その経路に従い、セル間
配線処理手段５ａでセル間の詳細配線を行っていた。（
ステップ５１４）。
６図で示すように、セル内レイアウト処理手段４ａで通
過配線の本数および入出力位置を見積り、それらを組み
込んだレイアウトを行った（ステップ５１１）後、セル
配置処理手段１ａでセル配置位置を決定しくステップ５
１２）、概略経路処理手段２ａで各信号線の概略経路を
決定して（ステップ５１３）、その経路に従い、セル間
配線処理手段５ａでセル間の詳細配線を行っていた。（
ステップ５１４）。
前述した従来の集積回路の設計方式は、チップの集積度
を向上させようとする状況下において、セルの通過配線
をセルの配置位置および信号線の概略経路が未決定時に
組み込んでしまうので、通過配線の本数台よびその入出
力位置も正確には見積もれないため、セル配置後あらか
じめ組み込まれた通過配線のためのレイアウト部分が全
て有効に使用されるとは限らないか、または、不足して
いる場合にはセルを迂回して余分な配線領域が必要とな
る。また、通過配線の入出力位置もあらかじめ設定され
ているため、セル間配線時の配線バタンか必ずしも最適
な形状となるとは限らず、チップの集積度の向上を阻害
する欠点がある。
を向上させようとする状況下において、セルの通過配線
をセルの配置位置および信号線の概略経路が未決定時に
組み込んでしまうので、通過配線の本数台よびその入出
力位置も正確には見積もれないため、セル配置後あらか
じめ組み込まれた通過配線のためのレイアウト部分が全
て有効に使用されるとは限らないか、または、不足して
いる場合にはセルを迂回して余分な配線領域が必要とな
る。また、通過配線の入出力位置もあらかじめ設定され
ているため、セル間配線時の配線バタンか必ずしも最適
な形状となるとは限らず、チップの集積度の向上を阻害
する欠点がある。
第７図はかかる従来方式による応用例を示すレイアウト
図である。第７図は三つのセル１６．１７右よび１８に
おいて、セル１７を通過してセル１６からセル１８へ信
号線を配線する場合を示しものである。
図である。第７図は三つのセル１６．１７右よび１８に
おいて、セル１７を通過してセル１６からセル１８へ信
号線を配線する場合を示しものである。
従来は、第７図に示すように、あらかじめ通過配線のた
めの通過端子５０．５１．５２．５３．５４．５５．５
６および５７と、それらを各々接続するだめのレイアウ
トを組み込んだセル１７を用いると、通過端子５２．５
３．５６および５７とそれらを接続するためのレイアウ
ト部分が未使用のままになり、また通過配線８９は接続
する適当な端子がセル１７にないため、セル外に配線領
域を必要とするようになる。なお、第７図において、３
０．３１．３２．３３．３４および３５は端子、７０．
７Ｌ ７２および７３はセル間を接続する配線、ならび
に８５．８６．８７および８８は通過配線である。なお
前述のように、通過配線８７および８８は実際は配線さ
れず領域のみ未使用として残る。
めの通過端子５０．５１．５２．５３．５４．５５．５
６および５７と、それらを各々接続するだめのレイアウ
トを組み込んだセル１７を用いると、通過端子５２．５
３．５６および５７とそれらを接続するためのレイアウ
ト部分が未使用のままになり、また通過配線８９は接続
する適当な端子がセル１７にないため、セル外に配線領
域を必要とするようになる。なお、第７図において、３
０．３１．３２．３３．３４および３５は端子、７０．
７Ｌ ７２および７３はセル間を接続する配線、ならび
に８５．８６．８７および８８は通過配線である。なお
前述のように、通過配線８７および８８は実際は配線さ
れず領域のみ未使用として残る。
本発明の目的は、前記の欠点を除去することにより、配
線領域を小さくし、集積度の向上を図ることができる集
積回路の設計方式を提供することにある。
線領域を小さくし、集積度の向上を図ることができる集
積回路の設計方式を提供することにある。
Ｃ問題点を解決するための手段〕
本発明は、階層的レイアウト設計手段を備えた集積回路
の設計方式において、前記階層的レイアウト設計手段は
、初めに前記集積回路内のセル配置とセル間の信号線の
概略経路を決定するセル配置信号線経路処理手段と、セ
ル配置が決定された各セルについて、当該セルを通過す
る信号線に対する通過配線の本数およびその入出力位置
を決定する通過配線決定処理手段と、決定された前記通
過配線の情報に従いセル内部のレイアウトを行うセル内
レイアウト処理手段とを含むことを特徴とする。
の設計方式において、前記階層的レイアウト設計手段は
、初めに前記集積回路内のセル配置とセル間の信号線の
概略経路を決定するセル配置信号線経路処理手段と、セ
ル配置が決定された各セルについて、当該セルを通過す
る信号線に対する通過配線の本数およびその入出力位置
を決定する通過配線決定処理手段と、決定された前記通
過配線の情報に従いセル内部のレイアウトを行うセル内
レイアウト処理手段とを含むことを特徴とする。
初めに、セル配置信号線経路処理手段により、各セルの
配置位置と、セル間の信号線の概略経路とを決定する。
配置位置と、セル間の信号線の概略経路とを決定する。
そして、通過配線決定処理手段により、各セルについて
当該セルを通過する信号線に対する通過配線の数とその
入出力位置を決定する。そして、この通過配線の情報に
従って、セル内レイアウト手段はセル内のレイアウトを
行う。
当該セルを通過する信号線に対する通過配線の数とその
入出力位置を決定する。そして、この通過配線の情報に
従って、セル内レイアウト手段はセル内のレイアウトを
行う。
従って、セル内部に未使用の通過配線領域がなくなると
ともに、セル外部に通過配線領域をレイアウトする必要
がなくなる。さらに、セル間の配線も最短になるようレ
イアウトできる。これにより、チップの配線面積を減少
させ、集積度を向上させることが可能となる。
ともに、セル外部に通過配線領域をレイアウトする必要
がなくなる。さらに、セル間の配線も最短になるようレ
イアウトできる。これにより、チップの配線面積を減少
させ、集積度を向上させることが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック構成図である
。
。
本実施例は、階層的レイアウト設計手段を備えた集積回
路の設計方式において、 前記階層的レイアウト設計手段は、初めに前記集積回路
内のセル配置とセル間の信号線の概略経路を決定するセ
ル配置信号線経路処理手段としてのセル配置処理手段ｌ
および概略経路処理手段２と、セル配置が決定された各
セルについて当該セルを通過する信号線に対する通過配
線の本数およびその入出力位置を決定する通過配線決定
処理手段３と、決定された前記通過配線の情報に従いセ
ル内部のレイアウトを行うセル内レイアウト処理手段４
と、セル間の配線処理を行うセル間配線処理手段５とを
含んでいる。
路の設計方式において、 前記階層的レイアウト設計手段は、初めに前記集積回路
内のセル配置とセル間の信号線の概略経路を決定するセ
ル配置信号線経路処理手段としてのセル配置処理手段ｌ
および概略経路処理手段２と、セル配置が決定された各
セルについて当該セルを通過する信号線に対する通過配
線の本数およびその入出力位置を決定する通過配線決定
処理手段３と、決定された前記通過配線の情報に従いセ
ル内部のレイアウトを行うセル内レイアウト処理手段４
と、セル間の配線処理を行うセル間配線処理手段５とを
含んでいる。
本発明の特徴は、第１図に示す接続構成の、セル配置処
理手段１、概略経路処理手段２、通過配線決定処理手段
３およびセル内レイアウト処理手段４を含むことにある
。
理手段１、概略経路処理手段２、通過配線決定処理手段
３およびセル内レイアウト処理手段４を含むことにある
。
次に、第２図に示す流れ図を参照して本実施例の動作に
ついて説明する。
ついて説明する。
セル配置処理手段１で、集積回路内のセルの配置位置を
決定しくステップＳ１）、概略経路処理手段２で、各信
号線の概略経路を決定しくステップＳ２）、次に、通過
配線決定処理手段３で、各セルごとに通過配線の本数お
よび入出力位置を決定し、入出力位置に通過配線の端子
となる通過端子を設定しくステップＳ３）、その後、セ
ル内レイアウト処理手段４で、次配線を含めたセル内の
レイアウトを行い（ステップＳ４）、セル間配線処理手
段５で、セル間の接続情報に基づき詳細配線を行う（ス
テップ３５）。
決定しくステップＳ１）、概略経路処理手段２で、各信
号線の概略経路を決定しくステップＳ２）、次に、通過
配線決定処理手段３で、各セルごとに通過配線の本数お
よび入出力位置を決定し、入出力位置に通過配線の端子
となる通過端子を設定しくステップＳ３）、その後、セ
ル内レイアウト処理手段４で、次配線を含めたセル内の
レイアウトを行い（ステップＳ４）、セル間配線処理手
段５で、セル間の接続情報に基づき詳細配線を行う（ス
テップ３５）。
第３図は、本実施例による第一応用例を示すパターンレ
イアウト図で、セル１０からセル１１を通過してセル１
２に信号線を配列する場合を示す。
イアウト図で、セル１０からセル１１を通過してセル１
２に信号線を配列する場合を示す。
セル配置処理手段１および概略経路処理手段２で、セル
１Ｏ１１１および１２の配置位置および概略経路決定後
、通過配線決定処理手段３で、通過配線の本数および入
出力位置を設定できるので、通過配線８０．８１および
８２の通過端子４０．４１．４２．４３．４４および４
５を設定することが可能であり、配線６０．６１．６２
．６３．６４および６５も不必要な折れ曲がりを含まな
いものにできる。なお、第３図において、２０．２１．
２２．２３．２４および２５は端子である。
１Ｏ１１１および１２の配置位置および概略経路決定後
、通過配線決定処理手段３で、通過配線の本数および入
出力位置を設定できるので、通過配線８０．８１および
８２の通過端子４０．４１．４２．４３．４４および４
５を設定することが可能であり、配線６０．６１．６２
．６３．６４および６５も不必要な折れ曲がりを含まな
いものにできる。なお、第３図において、２０．２１．
２２．２３．２４および２５は端子である。
第４図は本実施例による第二応用例を示すパターンレイ
アウト図で、セル１３からセル１４を通過してセル１５
に信号線を配列する場合を示す。
アウト図で、セル１３からセル１４を通過してセル１５
に信号線を配列する場合を示す。
セル配置処理手段１および概略経路処理手段２で、セル
１３．１４および１５の配置位置と、端子２６と端子２
９間ならびに端子２７と端子２８間の信号線の概略経路
決定後、通過配線決定処理手段３で、セル１４に通過配
線８３および８４のための通過端子４６．４７．４８お
よび４９を設定し、セル内レイアウト処理手段４で、セ
ル１４の内部のレイアウトを行い、次に、セル間配線処
理手段５で、配線６６．６７．６８および６９の配列を
行う。
１３．１４および１５の配置位置と、端子２６と端子２
９間ならびに端子２７と端子２８間の信号線の概略経路
決定後、通過配線決定処理手段３で、セル１４に通過配
線８３および８４のための通過端子４６．４７．４８お
よび４９を設定し、セル内レイアウト処理手段４で、セ
ル１４の内部のレイアウトを行い、次に、セル間配線処
理手段５で、配線６６．６７．６８および６９の配列を
行う。
この第二応用例では、セル１３．１４および１５が全て
一直線に並ばないような配置位置であっても、セル１４
で通過配線８３フよび８４が組み込めれるため、本発明
の設計方式を用いると、セルの位置関係の制約を受ける
ことなく、通過配線の設定ができる利点がある。
一直線に並ばないような配置位置であっても、セル１４
で通過配線８３フよび８４が組み込めれるため、本発明
の設計方式を用いると、セルの位置関係の制約を受ける
ことなく、通過配線の設定ができる利点がある。
以上説明したように、本発明は、セルの配置位置および
信号線の概略経路決定後に通過配線の本数＄よびその入
出力位置を決定し、その後、セル内部のレイアウトを行
うことにより、セル内部に必要分だけの通過配線のレイ
アウトを行えばよく、また入出力位置も概略経路により
適当な位置に設定できるため、セル間配線時に、最適な
形状のパターンで結線できることにより、配線領域が小
さくできるので、チップの集積度が向上できる効果があ
る。
信号線の概略経路決定後に通過配線の本数＄よびその入
出力位置を決定し、その後、セル内部のレイアウトを行
うことにより、セル内部に必要分だけの通過配線のレイ
アウトを行えばよく、また入出力位置も概略経路により
適当な位置に設定できるため、セル間配線時に、最適な
形状のパターンで結線できることにより、配線領域が小
さくできるので、チップの集積度が向上できる効果があ
る。
第１図は本発明の一実施例を示すブロック構成図。
第２図はその動作を示す流れ図。
第３図は実施例による第一応用例を示すパターンレイア
ウト図。 第４図は実施例による第二応用例を示すパターンレイア
ウト図。 第５図は従来例を示すブロック構成図。 第６図はその動作を示す流れ図。 第７図は従来例による応用例を示すパターンレイアウト
図。 ■、１ａ・・・セル配置処理手段、２．２ａ・・・概略
経路処理手段、３・・・通過配線決定処理手段、４．４
ａ・・・セル内しイアウト処理手１５．５ａ・・・セル
間配線処理手段、 ４０〜５７・・・通過端子、 配線、８１〜Ｓ５、
ウト図。 第４図は実施例による第二応用例を示すパターンレイア
ウト図。 第５図は従来例を示すブロック構成図。 第６図はその動作を示す流れ図。 第７図は従来例による応用例を示すパターンレイアウト
図。 ■、１ａ・・・セル配置処理手段、２．２ａ・・・概略
経路処理手段、３・・・通過配線決定処理手段、４．４
ａ・・・セル内しイアウト処理手１５．５ａ・・・セル
間配線処理手段、 ４０〜５７・・・通過端子、 配線、８１〜Ｓ５、
Claims (1)
- 【特許請求の範囲】 １、階層的レイアウト設計手段を備えた集積回路の設計
方式において、 前記階層的レイアウト設計手段は、 初めに前記集積回路内のセル配置とセル間の信号線の概
略経路を決定するセル配置信号線経路処理手段と、 セル配置が決定された各セルについて、当該セルを通過
する信号線に対する通過配線の本数およびその入出力位
置を決定する通過配線決定処理手段と、 決定された前記通過配線の情報に従いセル内部のレイア
ウトを行うセル内レイアウト処理手段とを含むことを特
徴とする集積回路の設計方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310952A JPH02155254A (ja) | 1988-12-07 | 1988-12-07 | 集積回路の設計方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310952A JPH02155254A (ja) | 1988-12-07 | 1988-12-07 | 集積回路の設計方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155254A true JPH02155254A (ja) | 1990-06-14 |
Family
ID=18011374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63310952A Pending JPH02155254A (ja) | 1988-12-07 | 1988-12-07 | 集積回路の設計方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155254A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278829A (ja) * | 1989-04-20 | 1990-11-15 | Fujitsu Ltd | 半導体装置の配線方法 |
-
1988
- 1988-12-07 JP JP63310952A patent/JPH02155254A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02278829A (ja) * | 1989-04-20 | 1990-11-15 | Fujitsu Ltd | 半導体装置の配線方法 |
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