JPH0119271B2 - - Google Patents
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- Publication number
- JPH0119271B2 JPH0119271B2 JP56107261A JP10726181A JPH0119271B2 JP H0119271 B2 JPH0119271 B2 JP H0119271B2 JP 56107261 A JP56107261 A JP 56107261A JP 10726181 A JP10726181 A JP 10726181A JP H0119271 B2 JPH0119271 B2 JP H0119271B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- region
- emitter
- substrate
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は半導体集積回路（以下ICと呼ぶ）の
サブストレートを利用して作られるサブストレー
トPNPトランジスタの構造に関する。
サブストレートを利用して作られるサブストレー
トPNPトランジスタの構造に関する。
サブストレートPNPトランジスタは、周知の
ようにそのコレクタがICのＰ形サブストレート
すなわちアースに接続されるトランジスタであつ
て、トランジスタの構造上、バーテイカルタイプ
とラテラルタイプの２つに分類される。バーテイ
カルタイプは、電流増幅率が高くできるが、製造
工程が増える難点がある。一方ラテラルタイプ
は、電流増幅率があまり高くできないが製造工程
が簡単である特長を有する。
ようにそのコレクタがICのＰ形サブストレート
すなわちアースに接続されるトランジスタであつ
て、トランジスタの構造上、バーテイカルタイプ
とラテラルタイプの２つに分類される。バーテイ
カルタイプは、電流増幅率が高くできるが、製造
工程が増える難点がある。一方ラテラルタイプ
は、電流増幅率があまり高くできないが製造工程
が簡単である特長を有する。
サブストレートPNPトランジスタは、カレン
トミラー回路等に多く用いられ、またカレントミ
ラー回路がICに多く用いられている最近の回路
技術の動向からみて、サブストレートPNPトラ
ンジスタがICに占める比重は多大である。
トミラー回路等に多く用いられ、またカレントミ
ラー回路がICに多く用いられている最近の回路
技術の動向からみて、サブストレートPNPトラ
ンジスタがICに占める比重は多大である。
第１図は、従来のカレントミラー回路を示す図
であり、図中１および２はカレントミラー回路の
構体となるトランジスタ、３はサブストレート
PNPトランジスタ、そして４は電源端子である。
ところで、第１図のカレントミラー回路は、異常
発振が生じやすい不都合をもつていることが既に
知られている。この対策として、第２図で示すよ
うにコンデンサ５を挿入するかあるいは第３図で
示すように抵抗６を挿入することによつて、異常
発振を排除できることも既に知られている。第２
図に示すコンデンサ５を挿入する対策は、１個の
コンデンサを作るのにICでは比較的広い基板面
積を必要とすることに加え、カレントミラー回路
が多数作り込まれる場合、この回路数分のコンデ
ンサを作ることはチツプサイズの増大につながり
好しい対策であるとは言えない。また第３図に示
す抵抗６を挿入する対策は、前記のコンデンサを
作る方法に比較して基板面積の占拠が少ないため
に好しい対策ではあるが、抵抗を独立した島に分
離して作らなければならないことに加え、第３図
から自明のごとく、トランジスタ１と２の共通ベ
ースと、トランジスタ３のエミツタとの間に抵抗
６を接続しなければならず、これらに要する配線
が占める面積も無視できなくなる。特に、抵抗６
がトランジスタ１，２および３の近くに配置でき
ない場合は、抵抗６を回路へ接続するための配線
がICに占める面積はさらに増えることは明らか
である。
であり、図中１および２はカレントミラー回路の
構体となるトランジスタ、３はサブストレート
PNPトランジスタ、そして４は電源端子である。
ところで、第１図のカレントミラー回路は、異常
発振が生じやすい不都合をもつていることが既に
知られている。この対策として、第２図で示すよ
うにコンデンサ５を挿入するかあるいは第３図で
示すように抵抗６を挿入することによつて、異常
発振を排除できることも既に知られている。第２
図に示すコンデンサ５を挿入する対策は、１個の
コンデンサを作るのにICでは比較的広い基板面
積を必要とすることに加え、カレントミラー回路
が多数作り込まれる場合、この回路数分のコンデ
ンサを作ることはチツプサイズの増大につながり
好しい対策であるとは言えない。また第３図に示
す抵抗６を挿入する対策は、前記のコンデンサを
作る方法に比較して基板面積の占拠が少ないため
に好しい対策ではあるが、抵抗を独立した島に分
離して作らなければならないことに加え、第３図
から自明のごとく、トランジスタ１と２の共通ベ
ースと、トランジスタ３のエミツタとの間に抵抗
６を接続しなければならず、これらに要する配線
が占める面積も無視できなくなる。特に、抵抗６
がトランジスタ１，２および３の近くに配置でき
ない場合は、抵抗６を回路へ接続するための配線
がICに占める面積はさらに増えることは明らか
である。
第４図は、従来のサブストレートPNPトラン
ジスタ構造の断面図を示すものである。図中、７
はICを製造する上での基板となるＰ形サブスト
レート、８はP+形埋込層、９はP+形分離拡散領
域、１０はベース領域となるＮ型エピタキシヤル
島領域、１１はP+形エミツタ領域、１２はベー
ス電極をとるためのN+形拡散領域、１３は酸化
膜、１４はエミツタ電極、１５はベース電極、そ
して１６はコレクタ電極である。
ジスタ構造の断面図を示すものである。図中、７
はICを製造する上での基板となるＰ形サブスト
レート、８はP+形埋込層、９はP+形分離拡散領
域、１０はベース領域となるＮ型エピタキシヤル
島領域、１１はP+形エミツタ領域、１２はベー
ス電極をとるためのN+形拡散領域、１３は酸化
膜、１４はエミツタ電極、１５はベース電極、そ
して１６はコレクタ電極である。
以上のように構成される従来のサブストレート
PNPトランジスタの動作はつぎのようになる。
P+型エミツタ領域１１からのホールは、実線の
矢印で示すようにベース領域となるＮ形エピタキ
シヤル島領域１０に注入され、Ｐ形サブストレー
ト７に集められる。この時、点線の矢印で示すよ
うに、横方向に位置するP+形分離拡散領域９に
も同時にホールが集められるが、それぞれのホー
ルが集められる量は、ベース領域幅WB1とWB2の
大きさによつてことなることは既に知られてい
る。WB1がWB2に比べ充分小さければ、エミツタ
P+形領域１１から注入されるホールの大多数は
実線の矢印方向に注入され、コレクタ領域となる
P+形埋込層８に集められる。ここで、Ｐ形サブ
ストレート７とP+形埋込層８、Ｐ形分離拡散領
域９は同じＰ形で形成されており、しかも第４図
から明らかなようにこれらは構造的に接続されて
いるので、電気的には同電位となる。したがつ
て、P+形埋込層８に集められたホールは、コレ
クタ電極１６に取り出される。
PNPトランジスタの動作はつぎのようになる。
P+型エミツタ領域１１からのホールは、実線の
矢印で示すようにベース領域となるＮ形エピタキ
シヤル島領域１０に注入され、Ｐ形サブストレー
ト７に集められる。この時、点線の矢印で示すよ
うに、横方向に位置するP+形分離拡散領域９に
も同時にホールが集められるが、それぞれのホー
ルが集められる量は、ベース領域幅WB1とWB2の
大きさによつてことなることは既に知られてい
る。WB1がWB2に比べ充分小さければ、エミツタ
P+形領域１１から注入されるホールの大多数は
実線の矢印方向に注入され、コレクタ領域となる
P+形埋込層８に集められる。ここで、Ｐ形サブ
ストレート７とP+形埋込層８、Ｐ形分離拡散領
域９は同じＰ形で形成されており、しかも第４図
から明らかなようにこれらは構造的に接続されて
いるので、電気的には同電位となる。したがつ
て、P+形埋込層８に集められたホールは、コレ
クタ電極１６に取り出される。
第４図の従来のサブストレートPNPトランジ
スタをカレントミラー回路に構成すると、異常発
振が生じ、コンデンサ５や、抵抗６を挿入して異
常発振を防止しなければならなかつた。
スタをカレントミラー回路に構成すると、異常発
振が生じ、コンデンサ５や、抵抗６を挿入して異
常発振を防止しなければならなかつた。
本発明は上記の不都合を克服するためになされ
たものであり、本発明の構成を第５図に示す実施
について説明する。本発明のICの中へ作り込ま
れるサブストレートPNPトランジスタは次のよ
うな構造である。なお、第５図において、第４図
と同一機能を有する部分には同一番号を付す。
たものであり、本発明の構成を第５図に示す実施
について説明する。本発明のICの中へ作り込ま
れるサブストレートPNPトランジスタは次のよ
うな構造である。なお、第５図において、第４図
と同一機能を有する部分には同一番号を付す。
(1) P+形エミツタ領域１１の直下部にN+形埋込
層１７を形成し、さらにこれに隣接させてP+
形埋込層８を形成する。
層１７を形成し、さらにこれに隣接させてP+
形埋込層８を形成する。
(2) P+型エミツタ領域１１の電極部１４と実効
エミツタ部１８との間に所望の抵抗値をもつ抵
抗Ｒを配置する。
エミツタ部１８との間に所望の抵抗値をもつ抵
抗Ｒを配置する。
(3) ベース電極１５は、Ｎ型エピタキシヤル島領
域の一部に形成したN+形領域１２から取り出
す。
域の一部に形成したN+形領域１２から取り出
す。
(4) コレクタ電極１６はＰ形サブストレートとす
る。
る。
本発明のICではサブストレートPNPトランジ
スタが以上のように構成されているので、濃度の
高いN+形埋込層１７が形成されているベース領
域部分には、P+形エミツタ領域１１からのホー
ルの注入はほとんど発生せず、この部分ではトラ
ンジスタ動作は起こらない。一方、N+形埋込層
１７が存在せず、P+形埋込層８が存在している
ベース領域部分に実効エミツタ部１８からホール
が注入され、コレクタに相当するＰ形サブストレ
ート７にホールが集められトランジスタ動作が生
じる。このように、P+形エミツタ領域１１に形
成される電極部１４と、トランジスタのエミツタ
の役目をもつ実効エミツタ部１８との間に所定の
抵抗値の拡散抵抗を付与するならば、これらの間
には抵抗成分が存在することとなり、第３図のト
ランジスタ３のエミツタに抵抗６が挿入された回
路構成と同一の等価回路を得ることが可能とな
る。加えて、P+型エミツタ領域の形成工程と、
抵抗を作るための工程が同一の工程であるから、
抵抗値を定めるのと同じ要領で、エミツタ電極部
１４と実効エミツタ部１８との離間距離を設定す
ることによつて、所望する抵抗値をもたせること
が可能となる。なお、抵抗値は異常発振を抑制で
きる点から数百Ωから数ＫΩの間が好しい。
スタが以上のように構成されているので、濃度の
高いN+形埋込層１７が形成されているベース領
域部分には、P+形エミツタ領域１１からのホー
ルの注入はほとんど発生せず、この部分ではトラ
ンジスタ動作は起こらない。一方、N+形埋込層
１７が存在せず、P+形埋込層８が存在している
ベース領域部分に実効エミツタ部１８からホール
が注入され、コレクタに相当するＰ形サブストレ
ート７にホールが集められトランジスタ動作が生
じる。このように、P+形エミツタ領域１１に形
成される電極部１４と、トランジスタのエミツタ
の役目をもつ実効エミツタ部１８との間に所定の
抵抗値の拡散抵抗を付与するならば、これらの間
には抵抗成分が存在することとなり、第３図のト
ランジスタ３のエミツタに抵抗６が挿入された回
路構成と同一の等価回路を得ることが可能とな
る。加えて、P+型エミツタ領域の形成工程と、
抵抗を作るための工程が同一の工程であるから、
抵抗値を定めるのと同じ要領で、エミツタ電極部
１４と実効エミツタ部１８との離間距離を設定す
ることによつて、所望する抵抗値をもたせること
が可能となる。なお、抵抗値は異常発振を抑制で
きる点から数百Ωから数ＫΩの間が好しい。
以上に述べたように本発明は、P+形エミツタ
領域１１の直下部にN+形埋込層１７を形成し、
エミツタ電極部１４と実効エミツタ部１８との間
に両者の間隔の制御でエミツタ領域そのものによ
つて抵抗を付与したものであり、第３図で示した
抵抗６を従来のように分離しなければならない不
都合を排除できるとともに、トランジスタ１，２
および３と、抵抗６の相互配置を考慮する必要が
なくなるために、ICの内部配線を容易にせしめ
る効果が奏される。また、エミツタ電極部１４
は、抵抗の一端の電極部にも共用できるために、
さらにICの面積を小さくできる。
領域１１の直下部にN+形埋込層１７を形成し、
エミツタ電極部１４と実効エミツタ部１８との間
に両者の間隔の制御でエミツタ領域そのものによ
つて抵抗を付与したものであり、第３図で示した
抵抗６を従来のように分離しなければならない不
都合を排除できるとともに、トランジスタ１，２
および３と、抵抗６の相互配置を考慮する必要が
なくなるために、ICの内部配線を容易にせしめ
る効果が奏される。また、エミツタ電極部１４
は、抵抗の一端の電極部にも共用できるために、
さらにICの面積を小さくできる。
なお、第４図の従来のサブストレートPNPト
ランジスタの構造において、P+形埋込層８は、
バーテイカルタイプの構造にするためのベース幅
を狭くするために形成されるものであり、エピタ
キシヤル層６が比較的薄い時は不要のものであ
る。したがつて、このような場合は当然のことな
がら本発明の第５図のP+形埋込層８も不要とな
り、製造工程を減らすことができることはいうま
でもないことである。
ランジスタの構造において、P+形埋込層８は、
バーテイカルタイプの構造にするためのベース幅
を狭くするために形成されるものであり、エピタ
キシヤル層６が比較的薄い時は不要のものであ
る。したがつて、このような場合は当然のことな
がら本発明の第５図のP+形埋込層８も不要とな
り、製造工程を減らすことができることはいうま
でもないことである。
第１図は従来のカレントミラー回路の要部を示
す図、第２図、第３図は、カレントミラー回路の
異常発振防止を施した一例を示す図、第４図は従
来のサブストレートPNPトランジスタの構造断
面図、第５図は本発明の一実施例にかかるサブス
トレートPNPトランジスタの構造断面図である。 ７……Ｐ形サブストレート、８……P+形埋込
層、９……Ｐ形分離拡散領域、１０……Ｎ形エピ
タキシヤル層、１１……P+形エミツタ領域、１
２……N+形拡散領域、１３……酸化膜、１４…
…エミツタ電極部、１５……ベース電極部、１６
……コレクタ電極部、１７……N+形埋込層、１
８……実効エミツタ部。
す図、第２図、第３図は、カレントミラー回路の
異常発振防止を施した一例を示す図、第４図は従
来のサブストレートPNPトランジスタの構造断
面図、第５図は本発明の一実施例にかかるサブス
トレートPNPトランジスタの構造断面図である。 ７……Ｐ形サブストレート、８……P+形埋込
層、９……Ｐ形分離拡散領域、１０……Ｎ形エピ
タキシヤル層、１１……P+形エミツタ領域、１
２……N+形拡散領域、１３……酸化膜、１４…
…エミツタ電極部、１５……ベース電極部、１６
……コレクタ電極部、１７……N+形埋込層、１
８……実効エミツタ部。
Claims (1)
- 【特許請求の範囲】 １ 半導体集積回路用Ｐ形サブストレートをコレ
クタ領域、同Ｐ形サブストレート上のＮ形エピタ
キシヤル島領域をベース領域、同エピタキシヤル
島領域内に作り込まれたＰ形領域をエミツタ領域
とするサブストレートPNP形トランジスタの前
記Ｐ形エミツタ領域の直下に埋込コレクタ層相当
のN+形埋込層を作り込み、これと対向するエミ
ツタ領域部分を非有効部となし、さらに同非有効
エミツタ領域部分上に電極を付設し、同電極と前
記非有効エミツタ領域部に隣接する実効エミツタ
部との間の非有効エミツタ領域部分を抵抗領域と
したことを特徴とする半導体集積回路。 ２ N+形埋込領域に隣接してP+形埋込領域が作
り込まれていることを特徴とする特許請求の範囲
第１項に記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107261A JPS589353A (ja) | 1981-07-08 | 1981-07-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107261A JPS589353A (ja) | 1981-07-08 | 1981-07-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589353A JPS589353A (ja) | 1983-01-19 |
| JPH0119271B2 true JPH0119271B2 (ja) | 1989-04-11 |
Family
ID=14454557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107261A Granted JPS589353A (ja) | 1981-07-08 | 1981-07-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589353A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235412A (ja) * | 1986-04-02 | 1987-10-15 | Daido Steel Co Ltd | 溶鋼への資材添加方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127064A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Semiconductor device |
-
1981
- 1981-07-08 JP JP56107261A patent/JPS589353A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS589353A (ja) | 1983-01-19 |
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