JPS589353A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS589353A JPS589353A JP56107261A JP10726181A JPS589353A JP S589353 A JPS589353 A JP S589353A JP 56107261 A JP56107261 A JP 56107261A JP 10726181 A JP10726181 A JP 10726181A JP S589353 A JPS589353 A JP S589353A
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- Japan
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- emitter
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- electrode
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- Granted
Links
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- 239000000758 substrate Substances 0.000 claims abstract description 15
- 230000002159 abnormal effect Effects 0.000 abstract description 7
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 238000000034 method Methods 0.000 abstract description 4
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- 238000004519 manufacturing process Methods 0.000 description 4
- 239000002245 particle Substances 0.000 description 3
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- 238000003199 nucleic acid amplification method Methods 0.000 description 2
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/611—Combinations of BJTs and one or more of diodes, resistors or capacitors
- H10D84/613—Combinations of vertical BJTs and one or more of diodes, resistors or capacitors
- H10D84/615—Combinations of vertical BJTs and one or more of resistors or capacitors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路（以下ＩＣと呼ぶ）の −
サブストレートを利用して作ら扛るサブストレー）ＰＮ
Ｐ）、ランジスタの構造に関する。
Ｐ）、ランジスタの構造に関する。
サブストレー）ＰＮＰ）ランジスタは１周知のようにそ
のコレクタがＩＣのＰ形すブストレートすなわちアース
に接続されるトランジスタであって、トランジスタの構
造上、パーティカルタイプとラテラルタイプの２つに分
類される。パーティカルタイプは、電流増幅率が高くで
きるが、製造工程が増える難点がある。一方うチラルタ
イプは、電流増幅率があまり高くできないが製造工程が
簡単である特長を有する。
のコレクタがＩＣのＰ形すブストレートすなわちアース
に接続されるトランジスタであって、トランジスタの構
造上、パーティカルタイプとラテラルタイプの２つに分
類される。パーティカルタイプは、電流増幅率が高くで
きるが、製造工程が増える難点がある。一方うチラルタ
イプは、電流増幅率があまり高くできないが製造工程が
簡単である特長を有する。
サブストレー）ＰＮＰ）ランジスタは、カレントミラー
回路等に多く用いられ、またカレントミラー回路がＩＣ
に多く用いら扛ている最近の回路技術の動向からみて、
サブストレートＰＮＰトランジスタがＩＣに占める比重
は多大である。
回路等に多く用いられ、またカレントミラー回路がＩＣ
に多く用いら扛ている最近の回路技術の動向からみて、
サブストレートＰＮＰトランジスタがＩＣに占める比重
は多大である。
第１図は、従来のカレントミラー回路を示す図であり、
図中１および２はカレントミラー回路の構体となるトラ
ンジスタ、３はサブストレー）ＰＮＰ）ランジスタ、そ
して４は電源端子である。
図中１および２はカレントミラー回路の構体となるトラ
ンジスタ、３はサブストレー）ＰＮＰ）ランジスタ、そ
して４は電源端子である。
３１＋−ジ
ところで、第１図のカレントミラー回路は、異常発振が
生じやすい不都合をもっていることが既に知られている
。この対策として、第２図で示すようにコンデンサ６を
挿入するかあるいは第３図で示すように抵抗６を挿入す
ることによって、異常発振を排除できることも既に知ら
れている。第２図に示すコンデンサ５を挿入する対策は
、１個のコンデンサを作るのにＩＣでは比較的広い基板
面積を必要とすることに加え、カレントミラー回路が多
数作り込まれる場合、この回路数分のコンデンサを作る
ことはチップサイズの増大につながり好しい対策である
とは言えない。また第３図に示す抵抗６を挿入する対策
は、前記のコンデンサを作る方法に比較して基板面積の
占拠が少ないために好しい対策ではあるが、抵抗を独立
した島に分離して作らなければならないことに加え、第
３図から自明のごとり、トランジスタ１と２の共通ペー
スと、トランジスタ３のエミッタとの間に抵抗６を接続
しなければならず、こ扛らに要する配線が占める面積も
無視できなくなる。特に、抵抗６がトランジスタ１，２
および３の近くに配置できない場合は、抵抗６を回路へ
接続するための配線がＩＣに占める面積はさらに増える
ことは明らかである。
生じやすい不都合をもっていることが既に知られている
。この対策として、第２図で示すようにコンデンサ６を
挿入するかあるいは第３図で示すように抵抗６を挿入す
ることによって、異常発振を排除できることも既に知ら
れている。第２図に示すコンデンサ５を挿入する対策は
、１個のコンデンサを作るのにＩＣでは比較的広い基板
面積を必要とすることに加え、カレントミラー回路が多
数作り込まれる場合、この回路数分のコンデンサを作る
ことはチップサイズの増大につながり好しい対策である
とは言えない。また第３図に示す抵抗６を挿入する対策
は、前記のコンデンサを作る方法に比較して基板面積の
占拠が少ないために好しい対策ではあるが、抵抗を独立
した島に分離して作らなければならないことに加え、第
３図から自明のごとり、トランジスタ１と２の共通ペー
スと、トランジスタ３のエミッタとの間に抵抗６を接続
しなければならず、こ扛らに要する配線が占める面積も
無視できなくなる。特に、抵抗６がトランジスタ１，２
および３の近くに配置できない場合は、抵抗６を回路へ
接続するための配線がＩＣに占める面積はさらに増える
ことは明らかである。
第４図は、従来のサブストレー）ＰＮＰ）ランジスタ構
造の断面図を示すものである。図中、７はＩＣを製造す
る上での基板となるＰ形すブストレート、８はＰ 形埋
込層、９はＰ＋十形離拡散領域、１ｏはベース領域とな
るＮ型エピタキシャル島領域、１１はＰ形エミッタ領域
、１２はペース電極をとるためのＮ十形拡散領域、１３
は酸化膜、１４はエミッタ電極、１６はペース電極、そ
して１６はコレクタ電極である。
造の断面図を示すものである。図中、７はＩＣを製造す
る上での基板となるＰ形すブストレート、８はＰ 形埋
込層、９はＰ＋十形離拡散領域、１ｏはベース領域とな
るＮ型エピタキシャル島領域、１１はＰ形エミッタ領域
、１２はペース電極をとるためのＮ十形拡散領域、１３
は酸化膜、１４はエミッタ電極、１６はペース電極、そ
して１６はコレクタ電極である。
以上のように構成される従来のサブストレートＰＮＰ）
ランジスタの動作はつぎのようになる。
ランジスタの動作はつぎのようになる。
Ｐ＋型エミッタ領域１１からのホールは、実線の矢印で
示すようにベース領域となるＮ形エピタキシャル島領域
１０に注入され、Ｐ形すブストレート７に集められる。
示すようにベース領域となるＮ形エピタキシャル島領域
１０に注入され、Ｐ形すブストレート７に集められる。
この時、点線の矢印で示すように、横方向に位置するＰ
形分離拡散領域９に −−− も同時にホールが集めら【るが、それぞれのホールが集
められる量は、ベース領域幅ＷＢ １とＷＢ２の大きさ
によってことなることは既に知られている。ＷＢｌがＷ
Ｂ２ に比べ充分小さけ扛ば、エミツ＋ りＰ影領域１１ から注入されるホールの大多数は実線
の矢印方向に注入され、コレクタ領域となるＰ十形埋込
層８に集めらする。ここで、Ｐ形すブストレート７とＰ
形埋込層ｓ、Ｐ形分離拡散領域９は同じＰ形で形成され
ており、シかも第４図からも明らかなようにこれらは構
造的に接続さｎているので、電気的には同電位となる。
形分離拡散領域９に −−− も同時にホールが集めら【るが、それぞれのホールが集
められる量は、ベース領域幅ＷＢ １とＷＢ２の大きさ
によってことなることは既に知られている。ＷＢｌがＷ
Ｂ２ に比べ充分小さけ扛ば、エミツ＋ りＰ影領域１１ から注入されるホールの大多数は実線
の矢印方向に注入され、コレクタ領域となるＰ十形埋込
層８に集めらする。ここで、Ｐ形すブストレート７とＰ
形埋込層ｓ、Ｐ形分離拡散領域９は同じＰ形で形成され
ており、シかも第４図からも明らかなようにこれらは構
造的に接続さｎているので、電気的には同電位となる。
したがって、Ｐ形埋込層８に集められたホールは、コレ
クタ電極１６に取シ出される。
クタ電極１６に取シ出される。
第４図の従来のサブストレー）ＰＮＰ）ランジスタをカ
レントミラー回路に構成すると、異常発振が生じ、コン
デンサ６や、抵抗６を挿入して、異常発振を防止しなけ
ればならなかった。
レントミラー回路に構成すると、異常発振が生じ、コン
デンサ６や、抵抗６を挿入して、異常発振を防止しなけ
ればならなかった。
本発明は上記の不都合を克服するためになされたもので
あり、本発明の構成、を第６図に示す実施例について説
明する。本発明のＩＣの中へ作り込 − まれるサブストレートＰＮＰ）う／ジスタは次のような
構造である。なお、第６図において、第４図と同一機能
を有する部分には同一番号を付す。
あり、本発明の構成、を第６図に示す実施例について説
明する。本発明のＩＣの中へ作り込 − まれるサブストレートＰＮＰ）う／ジスタは次のような
構造である。なお、第６図において、第４図と同一機能
を有する部分には同一番号を付す。
（ｇ Ｐ”＊エミッタ領域１１の直下部にＮ 形埋込
層１７を形成し、さらにこれに隣接させてＰ＋十形埋込
層８形成する。
層１７を形成し、さらにこれに隣接させてＰ＋十形埋込
層８形成する。
（２）Ｐ型工ζツク領域１１の電極部１４と実効エミッ
タ部１８との間に所望の抵抗値をもつ抵抗Ｒを配置する
。
タ部１８との間に所望の抵抗値をもつ抵抗Ｒを配置する
。
（３） ヘー スｔｆｆ１１６は、Ｎ型エピタキシャ
ル島領域の一部に形成したＮ 影領域１２から取り出す
。
ル島領域の一部に形成したＮ 影領域１２から取り出す
。
（４） コレクタ電極１６はＰ形すブストレートとす
る。
る。
本発明のＩＣではサブストレー）ＰＮＰ）ランジスタが
以上のように構成さｎているので、濃度の高い１形埋込
層１７が形成されているベース領域部分には、Ｐ 形エ
ミッタ領域１１からのホールの注入はほとんど発生せず
、この部分ではトランジスタ動作は起こらない。一方、
Ｎ形埋込層−ス領域部分に実効エミッタ部１８からホー
ルが注入され、コレクタに相当するＰ形すブストレート
γにホールが集められトランジスタ動作が生じる。この
ように、Ｐ彫工（ツタ領域１１に形成される電極部１４
と、トランジスタのエミッタの役目をもつ実効エミッタ
部１８との間に所定の抵抗値の拡散抵抗を付与するなら
ば、これらの間には抵抗成分が存在することとなり、第
３図のトランジスタ３のエミッタに抵抗６が挿入さｎた
回路構成と同一の等価回路を得ることが可能となる。加
えて、Ｐ型皿ζツタ領域の形成工程と、抵抗を作るため
の工程が同一の工程であるから、抵抗値を定めるのと同
じ要領で、エミッタ電極部１４と実効エミッタ部１８と
の離間距離を設定することによって、所望する抵抗値を
もたせることが可能となる。なお、抵抗値は異常発振を
抑制できる点から数百Ωから数にΩの間が好しい。
以上のように構成さｎているので、濃度の高い１形埋込
層１７が形成されているベース領域部分には、Ｐ 形エ
ミッタ領域１１からのホールの注入はほとんど発生せず
、この部分ではトランジスタ動作は起こらない。一方、
Ｎ形埋込層−ス領域部分に実効エミッタ部１８からホー
ルが注入され、コレクタに相当するＰ形すブストレート
γにホールが集められトランジスタ動作が生じる。この
ように、Ｐ彫工（ツタ領域１１に形成される電極部１４
と、トランジスタのエミッタの役目をもつ実効エミッタ
部１８との間に所定の抵抗値の拡散抵抗を付与するなら
ば、これらの間には抵抗成分が存在することとなり、第
３図のトランジスタ３のエミッタに抵抗６が挿入さｎた
回路構成と同一の等価回路を得ることが可能となる。加
えて、Ｐ型皿ζツタ領域の形成工程と、抵抗を作るため
の工程が同一の工程であるから、抵抗値を定めるのと同
じ要領で、エミッタ電極部１４と実効エミッタ部１８と
の離間距離を設定することによって、所望する抵抗値を
もたせることが可能となる。なお、抵抗値は異常発振を
抑制できる点から数百Ωから数にΩの間が好しい。
以上に述べたように本発明は、ｖ形工ミッタ領域１１の
直下部にｆ形埋込層１７を形成し、エミッタ電極部１４
と実効エミッタ部１８との間に両者の間隔の制御でエミ
ッタ領域そのものによって抵抗を付与したものであり、
第３図で示した抵抗６を従来のように分離しなければな
らない不都合を排除できるとともに、トランジスタ１．
２および３と、抵抗６の相互配置を考慮する必要がなく
なるために、ＩＣの内部配線を容易にせしめる効果が奏
される。また、エミッタ電極部１４は、抵抗の一端の電
極部にも共用できるために、さらにＩＣの面積を小さく
できる。
直下部にｆ形埋込層１７を形成し、エミッタ電極部１４
と実効エミッタ部１８との間に両者の間隔の制御でエミ
ッタ領域そのものによって抵抗を付与したものであり、
第３図で示した抵抗６を従来のように分離しなければな
らない不都合を排除できるとともに、トランジスタ１．
２および３と、抵抗６の相互配置を考慮する必要がなく
なるために、ＩＣの内部配線を容易にせしめる効果が奏
される。また、エミッタ電極部１４は、抵抗の一端の電
極部にも共用できるために、さらにＩＣの面積を小さく
できる。
なお、第４図の従来のサブストレー）ＰＮＰ）ランジス
タの構造において、Ｐ 形埋込層８は、パーティカルタ
イプの構造にするためのベース幅を狭くするために形成
されるものであり、エピタキシャル層６が比較的薄い時
は不要のものである。
タの構造において、Ｐ 形埋込層８は、パーティカルタ
イプの構造にするためのベース幅を狭くするために形成
されるものであり、エピタキシャル層６が比較的薄い時
は不要のものである。
したがって、このような場合は当然のことながら本発明
の第６図のＰ 形埋込層８も不要となり、第１図は従来
のカレントミラー回路の要部を示す図、第２図、第３図
は、カレントミラー回路の異常発振防止を施した一例を
示す図、第ｆ図は従来のサブストレートＰＮＰ ）ラン
ジスタの構造断面図、第６図は本発明の一実施例にかか
るサブストレー）ＰＮＰ）ランジスタの構造断面図であ
る。
の第６図のＰ 形埋込層８も不要となり、第１図は従来
のカレントミラー回路の要部を示す図、第２図、第３図
は、カレントミラー回路の異常発振防止を施した一例を
示す図、第ｆ図は従来のサブストレートＰＮＰ ）ラン
ジスタの構造断面図、第６図は本発明の一実施例にかか
るサブストレー）ＰＮＰ）ランジスタの構造断面図であ
る。
７・・・・・・Ｐ形すブストレート、８・・・・・・Ｐ
形埋込層、９１０１．・・Ｐ形分離拡散領域、１０・
・・・・・Ｎ形エビクキシャル層、１１・・・・−・Ｐ
彫工（ツタ領域、１２・・・・・・Ｎ 形拡散領域、
１３・・・・・・酸化膜、１４・・・・・・エミッタ電
極部、１５・・・・・・ベース電極部、１６・・・・・
・コレクタ電極部、１７・・・・・・Ｎ 形埋込層、１
８・・・・・・実効エミッタ部。
形埋込層、９１０１．・・Ｐ形分離拡散領域、１０・
・・・・・Ｎ形エビクキシャル層、１１・・・・−・Ｐ
彫工（ツタ領域、１２・・・・・・Ｎ 形拡散領域、
１３・・・・・・酸化膜、１４・・・・・・エミッタ電
極部、１５・・・・・・ベース電極部、１６・・・・・
・コレクタ電極部、１７・・・・・・Ｎ 形埋込層、１
８・・・・・・実効エミッタ部。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図
図 第２図 第３図
Claims (2)
- （１）半導体集積回路用Ｐ形すブストレートをコレクタ
領域、同Ｐ形すブストレート上のＮ形エピタキシャル層
をベース領域、同エピタキシャル層内に作り込まれたＰ
影領域をエミッタ領域とするサブストレー）ＰＮＰ形ト
ランジスタの前記ｐ形エミッタ領域の直下にＷ形埋込層
を作シ込み、これと対向するエミッタ領域部分を非有効
部となし、さらに同非有効エミッタ領域部分上に電極を
付設し、同電極と実効エミッタ部との間の非有効エミッ
タ領域部分を抵抗領域としたことを特徴とする半導体゛
集積回路。 - （２）Ｎ 形埋込領域に隣接してＰ形埋込領域が作シ
込まれていることを特徴とする特許請求の範囲第１項に
記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107261A JPS589353A (ja) | 1981-07-08 | 1981-07-08 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56107261A JPS589353A (ja) | 1981-07-08 | 1981-07-08 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS589353A true JPS589353A (ja) | 1983-01-19 |
| JPH0119271B2 JPH0119271B2 (ja) | 1989-04-11 |
Family
ID=14454557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56107261A Granted JPS589353A (ja) | 1981-07-08 | 1981-07-08 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS589353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235412A (ja) * | 1986-04-02 | 1987-10-15 | Daido Steel Co Ltd | 溶鋼への資材添加方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127064A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Semiconductor device |
-
1981
- 1981-07-08 JP JP56107261A patent/JPS589353A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127064A (en) * | 1979-03-26 | 1980-10-01 | Hitachi Ltd | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62235412A (ja) * | 1986-04-02 | 1987-10-15 | Daido Steel Co Ltd | 溶鋼への資材添加方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0119271B2 (ja) | 1989-04-11 |
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