JPH0119293B2 - - Google Patents
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- Publication number
- JPH0119293B2 JPH0119293B2 JP10053881A JP10053881A JPH0119293B2 JP H0119293 B2 JPH0119293 B2 JP H0119293B2 JP 10053881 A JP10053881 A JP 10053881A JP 10053881 A JP10053881 A JP 10053881A JP H0119293 B2 JPH0119293 B2 JP H0119293B2
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- JP
- Japan
- Prior art keywords
- output
- selector
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- register
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- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
- G06F12/0292—User address space allocation, e.g. contiguous or non contiguous base addressing using tables or multilevel address translation means
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明はアドレス回路、さらに詳しくはデイジ
タル信号処理装置内で仮想シフトを行うに適した
アドレス回路に関するものである。
タル信号処理装置内で仮想シフトを行うに適した
アドレス回路に関するものである。
デイジタル信号処理装置においてフイルタの演
算を行うにはトランスパーサルフイルタが用いら
れる。一般にトランスパーサルフイルタは第１図
Ａのごとく遅延回路Ｚ−１と重み付け回路α0，α1
…，αoと加算回路にて構成されるが、このハード
ウエアの主要な構成は第１図Ｂのごとく乗算器
１、加算器２およびフリツプフロツプ回路（メモ
リ）３である。通常デイジタル信号処理装置は実
現したいフイルタ等の構成と同じく乗算器等を配
置して構成される。これを第１図Ｃに示す。同図
において５は入出力回路、６はメモリ、７は乗算
器、８は加算器、９は制御回路であつて、第１図
Ｂの構成要素中フリツプフロツプ回路３をメモリ
６に共有し、且つ複数個の乗算器１および加算器
２と１つの乗算器７および加算器８で共有させる
ように制御するものである。この考え方を進めて
メモリ、乗算器、加算器等の使用手順をプログラ
ムの形であたえて同一構成のハードウエアで各種
のフイルタ処理を行なうものが汎用デイジタル信
号処理装置である。かゝる汎用デイジタルデータ
処理装置の構成は当然マイクロプロセツサと同様
なものとなり第２図のごとき構成をとる。第２図
のごとき汎用デイジタルデータ処理装置はデータ
バス１１、入出力回路１２、プログラムカウンタ
１３、プログラムROM１４、命令レジスタ１
５、デコーダ１６、インデツクスレジスタ１７、
算術演算ユニツト１８、RAM１９、レジスタ２
０ａ，２０ｂ、乗算器２１、算術演算ユニツト２
２、アキユムレータ２３を含んで構成され、第２
図においてインデツクスレジスタ１７、算術演算
ユニツト１８を含む回路部分がRAM１９のアド
レスを計算するアドレス回路１０と呼ばれる。
算を行うにはトランスパーサルフイルタが用いら
れる。一般にトランスパーサルフイルタは第１図
Ａのごとく遅延回路Ｚ−１と重み付け回路α0，α1
…，αoと加算回路にて構成されるが、このハード
ウエアの主要な構成は第１図Ｂのごとく乗算器
１、加算器２およびフリツプフロツプ回路（メモ
リ）３である。通常デイジタル信号処理装置は実
現したいフイルタ等の構成と同じく乗算器等を配
置して構成される。これを第１図Ｃに示す。同図
において５は入出力回路、６はメモリ、７は乗算
器、８は加算器、９は制御回路であつて、第１図
Ｂの構成要素中フリツプフロツプ回路３をメモリ
６に共有し、且つ複数個の乗算器１および加算器
２と１つの乗算器７および加算器８で共有させる
ように制御するものである。この考え方を進めて
メモリ、乗算器、加算器等の使用手順をプログラ
ムの形であたえて同一構成のハードウエアで各種
のフイルタ処理を行なうものが汎用デイジタル信
号処理装置である。かゝる汎用デイジタルデータ
処理装置の構成は当然マイクロプロセツサと同様
なものとなり第２図のごとき構成をとる。第２図
のごとき汎用デイジタルデータ処理装置はデータ
バス１１、入出力回路１２、プログラムカウンタ
１３、プログラムROM１４、命令レジスタ１
５、デコーダ１６、インデツクスレジスタ１７、
算術演算ユニツト１８、RAM１９、レジスタ２
０ａ，２０ｂ、乗算器２１、算術演算ユニツト２
２、アキユムレータ２３を含んで構成され、第２
図においてインデツクスレジスタ１７、算術演算
ユニツト１８を含む回路部分がRAM１９のアド
レスを計算するアドレス回路１０と呼ばれる。
ところで第２図の回路において例えば第１図Ａ
のごときトランスパーサフイルタの遅延シフト演
算を行うのであるがメモリのアドレスを順次サイ
クリツクに変化させて遅延を作り出すためのデー
タの転送の必要をなくする方法を仮想シフトと呼
んでいる。
のごときトランスパーサフイルタの遅延シフト演
算を行うのであるがメモリのアドレスを順次サイ
クリツクに変化させて遅延を作り出すためのデー
タの転送の必要をなくする方法を仮想シフトと呼
んでいる。
本発明の目的は上記仮想シフトを行なう際のイ
ンデツクスレジスタへのデータのロードの方法が
簡単になるようにハードウエアを形成したアドレ
ス回路を提供することにある。
ンデツクスレジスタへのデータのロードの方法が
簡単になるようにハードウエアを形成したアドレ
ス回路を提供することにある。
本発明によればデイジタル信号処理装置内で仮
想シフトを行うためのアドレス回路であつて直接
アドレスとゲートの出力との加算を行ないその上
位ビツトをアドレス出力としてRAMに送るビツ
トアダーと、該ビツトアダーの出力とデータバス
出力を入力してこれを選択する第１のセレクタ
と、該セレクタの出力を入力してその出力を前記
ゲートに送るインデツクスレジスタと、前記直接
アドレスの下位ビツトおよび前記インデツクスレ
ジスタの出力を入力してその何れかを選択する第
２のセレクタと、前記第２のセレクタの出力およ
びゲートセレクタの出力を入力してその出力を下
位ビツトアドレスとしてRAMに送る低位ビツト
アダーと該低ビツトアダーの出力および前記デー
タバスの下位ビツトを入力してその１つを選択す
る第３のセレクタと、該セレクタの出力をレジス
トする補助レジスタと、該補助レジスタの出力と
ポインタの出力を入力しこれを選択して前記低位
ビツトアダーに送るゲートセレクタとよりなり、
前記補助レジスタに前記インデツクスレジスタの
下位と同じ値を設定し上位アドレスを前記インデ
ツクス・レジスタより下位アドレスを前記補助レ
ジスタより取り出して、通常のインデツクス修飾
を行ない、前記補助レジスタに前記インデツクス
レジスタの下位と前記ポインタを加えた値を設定
して仮想シフトのためのアドレス修飾を行うこと
を特徴とするアドレス回路が提案される。
想シフトを行うためのアドレス回路であつて直接
アドレスとゲートの出力との加算を行ないその上
位ビツトをアドレス出力としてRAMに送るビツ
トアダーと、該ビツトアダーの出力とデータバス
出力を入力してこれを選択する第１のセレクタ
と、該セレクタの出力を入力してその出力を前記
ゲートに送るインデツクスレジスタと、前記直接
アドレスの下位ビツトおよび前記インデツクスレ
ジスタの出力を入力してその何れかを選択する第
２のセレクタと、前記第２のセレクタの出力およ
びゲートセレクタの出力を入力してその出力を下
位ビツトアドレスとしてRAMに送る低位ビツト
アダーと該低ビツトアダーの出力および前記デー
タバスの下位ビツトを入力してその１つを選択す
る第３のセレクタと、該セレクタの出力をレジス
トする補助レジスタと、該補助レジスタの出力と
ポインタの出力を入力しこれを選択して前記低位
ビツトアダーに送るゲートセレクタとよりなり、
前記補助レジスタに前記インデツクスレジスタの
下位と同じ値を設定し上位アドレスを前記インデ
ツクス・レジスタより下位アドレスを前記補助レ
ジスタより取り出して、通常のインデツクス修飾
を行ない、前記補助レジスタに前記インデツクス
レジスタの下位と前記ポインタを加えた値を設定
して仮想シフトのためのアドレス修飾を行うこと
を特徴とするアドレス回路が提案される。
以下本発明にかゝるアドレス回路の実施例につ
いて詳細に説明する。
いて詳細に説明する。
第３図は本発明のアドレス回路の実施例を示
し、同図において、３１がインデツクスレジス
タ、３２が補助レジスタ、３３が８ビツトアダ
ー、３４がセレクタ、３５がゲート、３６がポイ
ンタ、３７がセレクタ、３８が４ビツトアダー、
３９がセレクタ、４０がゲートセレクタである。
８ビツトアダー３３は８ビツトの直接アドレスと
ゲート３５の出力の加算を行ない、その上位４ビ
ツトをアドレス出力としてRAM１９に送るとと
もに８ビツト出力をセレクタ３４に送る。セレク
タ３４はデータバスの８ビツト出力とアダー３３
の出力を入力しこの何れかを選択してインデツク
スレジスタ３１に送る。インデツクスレジスタ３
１はその出力をゲート３５に送るとともに下位の
４ビツトをセレクタ３７に送る。セレクタ３７は
直接アドレスの下位の４ビツトおよびインデツク
スレジスタの出力の何れかを選択して４ビツトア
ダー３８に送り、４ビツトアダー３８はゲートセ
レクタ４０の出力とセレクタ３９の出力を加算し
てアドレス下位４ビツトをRAM１９に送るとと
もにセレクタ３９にも送る。セレクタ３９はアダ
ー３８の出力またはデータバス下位４ビツトの何
れかを選択して補助レジスタ３２に送る。補助レ
ジスタ３２はその出力をゲートセレクタ４０に送
る。ゲート・セレクタ４０は補助レジスタ３２も
しくはポインタ３６の出力を選択して選択した出
力を４ビツトアダー３８に送る。
し、同図において、３１がインデツクスレジス
タ、３２が補助レジスタ、３３が８ビツトアダ
ー、３４がセレクタ、３５がゲート、３６がポイ
ンタ、３７がセレクタ、３８が４ビツトアダー、
３９がセレクタ、４０がゲートセレクタである。
８ビツトアダー３３は８ビツトの直接アドレスと
ゲート３５の出力の加算を行ない、その上位４ビ
ツトをアドレス出力としてRAM１９に送るとと
もに８ビツト出力をセレクタ３４に送る。セレク
タ３４はデータバスの８ビツト出力とアダー３３
の出力を入力しこの何れかを選択してインデツク
スレジスタ３１に送る。インデツクスレジスタ３
１はその出力をゲート３５に送るとともに下位の
４ビツトをセレクタ３７に送る。セレクタ３７は
直接アドレスの下位の４ビツトおよびインデツク
スレジスタの出力の何れかを選択して４ビツトア
ダー３８に送り、４ビツトアダー３８はゲートセ
レクタ４０の出力とセレクタ３９の出力を加算し
てアドレス下位４ビツトをRAM１９に送るとと
もにセレクタ３９にも送る。セレクタ３９はアダ
ー３８の出力またはデータバス下位４ビツトの何
れかを選択して補助レジスタ３２に送る。補助レ
ジスタ３２はその出力をゲートセレクタ４０に送
る。ゲート・セレクタ４０は補助レジスタ３２も
しくはポインタ３６の出力を選択して選択した出
力を４ビツトアダー３８に送る。
第３図のごとく構成された回路においてはつぎ
の３種のアドレツシングが可能である。
の３種のアドレツシングが可能である。
αd
たゞしαd：直接アドレス
αd＋iX
iX：インデツクスレジスタ
（αd＋iX）Ｐ
Ｐ：ポインタ
上記のアドレツシングにおいて，は通常の
インデツクスレジスタ３１の機能でこれに補助的
なレジスタ３２を追加しての機能を付加したも
のである。の機能においてはポインタ分のオ
フセツトをあたえることを意味する。の機能に
おいては下位４ビツトを補助レジスタにセツト
し、の機能においては下位４ビツトをポインタ
分のオフセツトをあたえて補助レジスタに設定
し、上位ビツトはインデツクスレジスタから下位
ビツトは補助レジスタからとつてアドレスとす
る。このようにするとの機能においては上位ア
ドレスはのそれと同じで下位アドレスはαd＋
iX＋Ｐとなつて必要なアドレスを得ることがで
きる。
インデツクスレジスタ３１の機能でこれに補助的
なレジスタ３２を追加しての機能を付加したも
のである。の機能においてはポインタ分のオ
フセツトをあたえることを意味する。の機能に
おいては下位４ビツトを補助レジスタにセツト
し、の機能においては下位４ビツトをポインタ
分のオフセツトをあたえて補助レジスタに設定
し、上位ビツトはインデツクスレジスタから下位
ビツトは補助レジスタからとつてアドレスとす
る。このようにするとの機能においては上位ア
ドレスはのそれと同じで下位アドレスはαd＋
iX＋Ｐとなつて必要なアドレスを得ることがで
きる。
つぎに直接アドレス、インデツクスレジスタが
８ビツト、ポインタが４ビツトの場合を例にとつ
て第３図を説明する。命令中の１ビツトにより直
接アドレスかアドレス修飾（または）かを
決める。第４図Ａは直接アドレス第４図Ｂはアド
レス修飾の場合における信号の流れを太字にて示
す。
８ビツト、ポインタが４ビツトの場合を例にとつ
て第３図を説明する。命令中の１ビツトにより直
接アドレスかアドレス修飾（または）かを
決める。第４図Ａは直接アドレス第４図Ｂはアド
レス修飾の場合における信号の流れを太字にて示
す。
の修飾を行うかの修飾を行うかは補助レジ
スタ３２への設定値で決まる。補助レジスタ３２
がインデツクスレジスタ３１の下位４ビツトと同
じ値のときはの修飾を行ない、補助レジスタ３
２がインデツクスレジスタ３１の下位４ビツトに
ポインタを加えた値である場合はの修飾を行な
う。便宜上の修飾を行う場合を通常モード、
の修飾を行なう場合を仮想シフトモードとし、通
常モードから仮想シフトモードへの移行命令を
SETVS、仮想シフトモードから通常モードへの
移行命令をCLRVSと書けば各レジスタへのデー
タ設定命令にはつぎのごときものが考えられる。
スタ３２への設定値で決まる。補助レジスタ３２
がインデツクスレジスタ３１の下位４ビツトと同
じ値のときはの修飾を行ない、補助レジスタ３
２がインデツクスレジスタ３１の下位４ビツトに
ポインタを加えた値である場合はの修飾を行な
う。便宜上の修飾を行う場合を通常モード、
の修飾を行なう場合を仮想シフトモードとし、通
常モードから仮想シフトモードへの移行命令を
SETVS、仮想シフトモードから通常モードへの
移行命令をCLRVSと書けば各レジスタへのデー
タ設定命令にはつぎのごときものが考えられる。
(a) MVXd／CLRVS
仮想シフトモードから通常モードに移行しデー
タバスのデータｄをインデツクスレジスタ３１お
よび補助インデツクスレジスタ３２に送りこむ。
この場合のデータの流れを第４図Ｃに示す。
タバスのデータｄをインデツクスレジスタ３１お
よび補助インデツクスレジスタ３２に送りこむ。
この場合のデータの流れを第４図Ｃに示す。
(b) MVXd／CLRVS
仮想シフトモードから通常モードに移行し、直
接アドレスよりの即値データｉをインデツクスレ
ジスタ３１および補助インデツクスレジスタ３２
に送りこむ。この場合のデータの流れを第４図Ｄ
に示す。
接アドレスよりの即値データｉをインデツクスレ
ジスタ３１および補助インデツクスレジスタ３２
に送りこむ。この場合のデータの流れを第４図Ｄ
に示す。
(c) MVXi／SETVS
通常モードから仮想シフトモードに移行し直接
アドレスよりの即値データｉをレジスタ３１およ
び３２に送るとともにポインタ３６のオフセツト
値をゲート・セレクタ４０を介して４ビツトアダ
ー４に印加する。この場合のデータの流れを第４
図Ｅに示す。
アドレスよりの即値データｉをレジスタ３１およ
び３２に送るとともにポインタ３６のオフセツト
値をゲート・セレクタ４０を介して４ビツトアダ
ー４に印加する。この場合のデータの流れを第４
図Ｅに示す。
(D) ADXi
これは通常モード修飾の場合でこの時における
データの流れを第４図Ｆに示す。
データの流れを第４図Ｆに示す。
(E) SETVS
この場合のデータの流れを第４図Ｇに示す。
(F) CLRVS
この場合のデータの流れを第４図Ｈに示す。
なお以上の実施例においては16ワードごとに仮
想シフトを行なう領域を分離でき且つ必要に応じ
て連結させることができる。たゞしこの場合領域
のつなぎ目におけるデータの転送は別途転送命令
で実行する必要がある。そのため汎用デイジタル
信号処理装置用の仮想シフト用アドレス回路とな
つている。
想シフトを行なう領域を分離でき且つ必要に応じ
て連結させることができる。たゞしこの場合領域
のつなぎ目におけるデータの転送は別途転送命令
で実行する必要がある。そのため汎用デイジタル
信号処理装置用の仮想シフト用アドレス回路とな
つている。
第１図および第２図は本発明にかゝるアドレス
回路の適用されるデータ処理装置のブロツク図、
第３図は本発明にかゝるアドレス回路の１実施例
のブロツク図、第４図は第３図のアドレス回路の
データ設定命令に対する信号の流れを示す図であ
る。 第３図において３１がインデツクスレジスタ、
３２が補助インデツクスレジスタ、３３が８ビツ
トアダー、３４がセレクタ、３５がゲート、３６
がポインタ、３７がセレクタ、３８が４ビツトア
ダー、３９がセレクタ、４０がゲート・セレクタ
である。
回路の適用されるデータ処理装置のブロツク図、
第３図は本発明にかゝるアドレス回路の１実施例
のブロツク図、第４図は第３図のアドレス回路の
データ設定命令に対する信号の流れを示す図であ
る。 第３図において３１がインデツクスレジスタ、
３２が補助インデツクスレジスタ、３３が８ビツ
トアダー、３４がセレクタ、３５がゲート、３６
がポインタ、３７がセレクタ、３８が４ビツトア
ダー、３９がセレクタ、４０がゲート・セレクタ
である。
Claims (1)
- 【特許請求の範囲】 １ デイジタル信号処理装置内で仮想シフトを行
うためのアドレス回路であつて 直接アドレスゲート３５の出力との加算を行な
いその上位ビツトをアドレス出力としてRAMに
送るビツトアダー３３と、 該ビツトアダー３３の出力とデータバス出力を
入力してこれを選択する第１のセレクタ３４と、 該セレクタ３４の出力を入力してその出力を前
記ゲートに送るインデツクスレジスタ３１と、 前記直接アドレスの下位ビツトおよび前記イン
デツクスレジスタ３１の出力を入力してその何れ
かを選択する第２のセレクタ３７と、 前記第２のセレクタ３７の出力およびゲートセ
レクタ４０の出力を入力してその出力を下位ビツ
トアドレスとしてRAMに送る低位ビツトアダー
３８と、 該低ビツトアダー３８の出力および前記データ
バスの下位ビツトを入力してその１つを選択する
第３のセレクタ３９と、 該セレクタ３９の出力をレジストする補助レジ
スタ３２と、 該補助レジスタ３２の出力とポインタ４の出力
を入力しこれを選択して前記低位ビツトアダーに
送るゲートセレクタ４０とよりなり、 前記補助レジスタ３２に前記インデツクスレジ
スタの下位と同じ値を設定し上位アドレスを前記
インデツクス・レジスタ３１より下位アドレスを
前記補助レジスタ３２より取り出して、通常のイ
ンデツクス修飾を行ない、前記補助レジスタに前
記インデツクスレジスタの下位と前記ポインタを
加えた値を設定して仮想シフトのためのアドレス
修飾を行うことを特徴とするアドレス回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053881A JPS582935A (ja) | 1981-06-30 | 1981-06-30 | アドレス回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10053881A JPS582935A (ja) | 1981-06-30 | 1981-06-30 | アドレス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582935A JPS582935A (ja) | 1983-01-08 |
| JPH0119293B2 true JPH0119293B2 (ja) | 1989-04-11 |
Family
ID=14276722
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10053881A Granted JPS582935A (ja) | 1981-06-30 | 1981-06-30 | アドレス回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582935A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP7584968B2 (ja) | 2020-09-25 | 2024-11-18 | 株式会社河合楽器製作所 | ディジタル信号処理装置及びディジタル信号処理装置の制御方法 |
| JP7591901B2 (ja) | 2020-10-13 | 2024-11-29 | 株式会社河合楽器製作所 | ディジタル信号処理装置及びディジタル信号処理装置の制御方法 |
-
1981
- 1981-06-30 JP JP10053881A patent/JPS582935A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS582935A (ja) | 1983-01-08 |
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