JPH01194441A - 半導体装置 - Google Patents
半導体装置Info
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- JPH01194441A JPH01194441A JP63020474A JP2047488A JPH01194441A JP H01194441 A JPH01194441 A JP H01194441A JP 63020474 A JP63020474 A JP 63020474A JP 2047488 A JP2047488 A JP 2047488A JP H01194441 A JPH01194441 A JP H01194441A
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- Japan
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃ産業上の利用分野〕
本発明は、絶縁膜を介して配線膜を形成した半導体装置
に関するものである。
に関するものである。
ＬＳＩにおけるｎチャンネルＭＯ３−ＦＥＴ素子の製造
プロセスを第６図に基づいて説明する。
プロセスを第６図に基づいて説明する。
まず、ｐ型シリコン基板１１上にゲート電極１２を形成
し、ｐ型シリコン基板１１におけるこのゲート電極１２
の両側部にソース・ドレイン領域１３・１３を、形成す
る。次に、−旦このｐ型シリコン基板１１の上面全面を
絶縁膜１４で覆った後に、ＲＩ Ｅ ［ｒｅａｃｔｉｖ
ｅ ｉｏｎ ｅｔｃｈｉｎｇ］ （反応性イオンエッ
チ）でコンタクトホール１５ａを開口する。そして、こ
の上面全面をスパッタリングによりＡｌ−３ｉで覆うこ
とにより、配線膜１６を形成して第６図の状態とする。
し、ｐ型シリコン基板１１におけるこのゲート電極１２
の両側部にソース・ドレイン領域１３・１３を、形成す
る。次に、−旦このｐ型シリコン基板１１の上面全面を
絶縁膜１４で覆った後に、ＲＩ Ｅ ［ｒｅａｃｔｉｖ
ｅ ｉｏｎ ｅｔｃｈｉｎｇ］ （反応性イオンエッ
チ）でコンタクトホール１５ａを開口する。そして、こ
の上面全面をスパッタリングによりＡｌ−３ｉで覆うこ
とにより、配線膜１６を形成して第６図の状態とする。
なお、この後、配線膜１６をパターニングすることによ
り、ｎチャンネルＭＯＳ −Ｆ ＥＴ素子が完成する。
り、ｎチャンネルＭＯＳ −Ｆ ＥＴ素子が完成する。
ところが、近年のように集積回路の集積度が高くなると
、コンタクトホール１５ａは、穴径が微細化されアスペ
クト比が大きくなる。しかも、Ａ１・Ｓｔのステップカ
バレージは、スパッタリングによる場合であってもまだ
十分ではない。このため、微細なコンタクトホール１５
ａ内では、第６図からも明らかなように、穴の内周面に
均一な厚さで配線膜１６を形成することができず、この
配線膜１６に断線を生じる虞れがあった。
、コンタクトホール１５ａは、穴径が微細化されアスペ
クト比が大きくなる。しかも、Ａ１・Ｓｔのステップカ
バレージは、スパッタリングによる場合であってもまだ
十分ではない。このため、微細なコンタクトホール１５
ａ内では、第６図からも明らかなように、穴の内周面に
均一な厚さで配線膜１６を形成することができず、この
配線膜１６に断線を生じる虞れがあった。
そこで、このような配線膜１６の断線を防止するために
、第７図に示すようなラウンドエソチングによるコンタ
クトホール１５ｂの開口が従来より行われていた。この
ラウンドエツチングは、まずＨＦ系のウェットエッチャ
ントによる等方性エツチングでコンタクトホール１５ｂ
を途中まで開口し、残りをＲＩＥでエツチングする方法
である。これにより、コンタクトホール１５ｂの上部の
開口径が広がるので、内周面にも十分な厚さに配線膜１
６が形成され、断線を防止することができる。
、第７図に示すようなラウンドエソチングによるコンタ
クトホール１５ｂの開口が従来より行われていた。この
ラウンドエツチングは、まずＨＦ系のウェットエッチャ
ントによる等方性エツチングでコンタクトホール１５ｂ
を途中まで開口し、残りをＲＩＥでエツチングする方法
である。これにより、コンタクトホール１５ｂの上部の
開口径が広がるので、内周面にも十分な厚さに配線膜１
６が形成され、断線を防止することができる。
（発明が解決しようとする問題点）
しかしながら、このようにコンタクトホール１５ｂをラ
ウンドエツチングによって形成すると、第７図から明ら
かなように、このコンタクトボール１５ｂの開口径が広
がった部分で、ゲート電極１２と配線膜１６との間に介
する絶縁膜１４の膜厚が薄くなる。従って、従来の半導
体装置では、ステップカバレージを補うことにより絶縁
膜１４の膜厚が薄くなるので、絶縁耐圧が低くなるとい
う問題点を有していた。
ウンドエツチングによって形成すると、第７図から明ら
かなように、このコンタクトボール１５ｂの開口径が広
がった部分で、ゲート電極１２と配線膜１６との間に介
する絶縁膜１４の膜厚が薄くなる。従って、従来の半導
体装置では、ステップカバレージを補うことにより絶縁
膜１４の膜厚が薄くなるので、絶縁耐圧が低くなるとい
う問題点を有していた。
本発明に係る半導体装置は、上記問題点を解決するため
に、導電体層上に絶縁膜を介して配線膜が形成された半
導体装置において、配線膜とこの配線膜の下層に配置さ
れた絶縁膜との間に、チタン（Ｔｉ〕とタングステン（
Ｖ／］ との合金下地配線層が配置されたことを特徴と
している。
に、導電体層上に絶縁膜を介して配線膜が形成された半
導体装置において、配線膜とこの配線膜の下層に配置さ
れた絶縁膜との間に、チタン（Ｔｉ〕とタングステン（
Ｖ／］ との合金下地配線層が配置されたことを特徴と
している。
導電体層は、電極の場合の他に、下層の他の配線膜等の
場合もある。この導電体層上に絶縁膜を介して形成され
る配線膜は、Ａｌ−３ｉ等の従来からの配線材料による
。そして、チタン（Ｔｉｌとタングステン〔ｗ〕との合
金（以下、単に「Ｔｉ−ＷＪと称する）からなる合金下
地配線層がこの配線膜と絶縁膜との間に配置される。
場合もある。この導電体層上に絶縁膜を介して形成され
る配線膜は、Ａｌ−３ｉ等の従来からの配線材料による
。そして、チタン（Ｔｉｌとタングステン〔ｗ〕との合
金（以下、単に「Ｔｉ−ＷＪと称する）からなる合金下
地配線層がこの配線膜と絶縁膜との間に配置される。
従って、この配線膜は、Ｔｉ−Ｗを通じて絶縁膜と接す
るので、この絶縁膜が薄い場合にも、下層の導電体層と
の間で十分な絶縁耐圧を得ることができる。
るので、この絶縁膜が薄い場合にも、下層の導電体層と
の間で十分な絶縁耐圧を得ることができる。
本発明の一実施例を第１図に基づいて説明すれば、以下
の通りである。
の通りである。
実施例はＬＳＩ上にｎチャンネルＭＯ３−ＦＥＴ素子を
形成した場合について示す。
形成した場合について示す。
ｐ型シリコン基板１上には、ゲート電極２が形成されて
いる。このゲート電極２は、ポリシリコン膜をエツチン
グによりパターニングしたものであり、ｎチャンネルＭ
ＯＳ −Ｆ ＥＴ素子のゲートとなる。また、このゲー
ト電極２は、実際には、図示しない薄い酸化膜を介して
ｐ型シリコン基板１上に形成されている。ｐ型シリコン
基板ｌの表層部におけるこのゲート電極２の両側部には
、ｎ“型のソース・ドレイン領域３・３が島状に形成さ
れている。これらのソース・ドレイン領域３・３は、ゲ
ート電極２をマスクとして、ｐ型シリコン基板１の表層
部に不純物の拡散を行ってｎ１領域としたものであり、
ｎチャンネルＭＯ３−ＦＥＴ素子のソース及びドレイン
となる。このｐ型シリコン基板１の上面全面は、ゲート
電極２上も含めて絶縁膜４で覆われている。この絶縁膜
４は、Ｐ Ｓ Ｇ ［ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔ
ｅ ｇｌａｓｓコ又はＢＰＳＧ［ｂｏｒｏ−ｐｈｏｓｐ
ｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ ］からなる層間
絶縁膜である。ただし、この絶縁膜４には、ソース・ド
レイン領域３・３に通じるコンタクトホール５が開口さ
れている。なお、図面では、一方のコンタクトホール５
のみを示す。このコンタクトホール５は、ＨＦ系のウェ
ットエッチャントによる等方性エツチングで絶縁膜４を
途中まで穴開けし、残りをＲＩＥでエツチングして開口
するラウンドエツチングによって形成されている。この
ため、コンタクトホール５は、上部の開口径が広がり、
ゲート電極２との間の絶縁膜４の膜厚が薄くなっている
。絶縁膜４上及びコンタクトホール５の内周面上は、配
線膜６が覆っている。配線膜６は、下地層として薄いＴ
ｉ−Ｗ層６ａを形成し、その上に厚いＡｌ−３ｉ層６ｂ
を形成したものである。なお、この配線膜６をパターニ
ングすれば、ｎチャンネルＭＯ３−ＦＥＴ素子が完成す
る。
いる。このゲート電極２は、ポリシリコン膜をエツチン
グによりパターニングしたものであり、ｎチャンネルＭ
ＯＳ −Ｆ ＥＴ素子のゲートとなる。また、このゲー
ト電極２は、実際には、図示しない薄い酸化膜を介して
ｐ型シリコン基板１上に形成されている。ｐ型シリコン
基板ｌの表層部におけるこのゲート電極２の両側部には
、ｎ“型のソース・ドレイン領域３・３が島状に形成さ
れている。これらのソース・ドレイン領域３・３は、ゲ
ート電極２をマスクとして、ｐ型シリコン基板１の表層
部に不純物の拡散を行ってｎ１領域としたものであり、
ｎチャンネルＭＯ３−ＦＥＴ素子のソース及びドレイン
となる。このｐ型シリコン基板１の上面全面は、ゲート
電極２上も含めて絶縁膜４で覆われている。この絶縁膜
４は、Ｐ Ｓ Ｇ ［ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔ
ｅ ｇｌａｓｓコ又はＢＰＳＧ［ｂｏｒｏ−ｐｈｏｓｐ
ｈｏ−ｓｉｌｉｃａｔｅ ｇｌａｓｓ ］からなる層間
絶縁膜である。ただし、この絶縁膜４には、ソース・ド
レイン領域３・３に通じるコンタクトホール５が開口さ
れている。なお、図面では、一方のコンタクトホール５
のみを示す。このコンタクトホール５は、ＨＦ系のウェ
ットエッチャントによる等方性エツチングで絶縁膜４を
途中まで穴開けし、残りをＲＩＥでエツチングして開口
するラウンドエツチングによって形成されている。この
ため、コンタクトホール５は、上部の開口径が広がり、
ゲート電極２との間の絶縁膜４の膜厚が薄くなっている
。絶縁膜４上及びコンタクトホール５の内周面上は、配
線膜６が覆っている。配線膜６は、下地層として薄いＴ
ｉ−Ｗ層６ａを形成し、その上に厚いＡｌ−３ｉ層６ｂ
を形成したものである。なお、この配線膜６をパターニ
ングすれば、ｎチャンネルＭＯ３−ＦＥＴ素子が完成す
る。
上記のように構成されたｎチャンネルＭＯ３−ＦＥＴ素
子の配線膜６は、Ｔｉ−Ｗ層６ａを通じて絶縁膜４と接
するので、ゲート電極２との間でこの絶縁膜４の膜厚が
薄い場合にも十分な絶縁耐圧を得ることができる。
子の配線膜６は、Ｔｉ−Ｗ層６ａを通じて絶縁膜４と接
するので、ゲート電極２との間でこの絶縁膜４の膜厚が
薄い場合にも十分な絶縁耐圧を得ることができる。
本実施例と従来例との絶縁耐圧の相違を説明するために
、第２図及び第３図に示すサンプルを用いて絶縁破壊強
さの測定を行った結果を第４図及び第５図に示す。
、第２図及び第３図に示すサンプルを用いて絶縁破壊強
さの測定を行った結果を第４図及び第５図に示す。
第２図は、本実施例のｎチャンネルＭＯ３−ＦＥＴ素子
を模式的に示したサンプルである。ここでは、ｐ型シリ
コン基板１の表面に熱酸化による酸化膜１ａを３００人
の厚さで形成した。また、この酸化膜１ａの上面全面に
は、ＡＰＣＶＤ［ａｔｏｍｏｓｐｈｅｒｉｃ ｐｒｅｓ
ｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏ−
ｓｉｔｉｏｎ］ （常圧気相堆積）によりＢＰＳＧの
絶縁膜４を１０００人の厚さで形成した。この絶縁膜４
の形成後には、９５０℃及び３０分の温度時間条件でＮ
２アニールを行っている。そして、この後、スパッタリ
ングにより絶縁膜４上に配線膜６を０．９−の厚さで形
成した。この配線膜６は、まずＴｉ−Ｗ層６ａを０．３
ｔｓの厚さに形成し、さらに、その上にＡｌ−３ｉ層６
ｂを０．６−の厚さに形成したものである。また、この
配線膜６は、バターニングを行った後に、４４０°Ｃの
温度条件でＮ２シンターを行っている。
を模式的に示したサンプルである。ここでは、ｐ型シリ
コン基板１の表面に熱酸化による酸化膜１ａを３００人
の厚さで形成した。また、この酸化膜１ａの上面全面に
は、ＡＰＣＶＤ［ａｔｏｍｏｓｐｈｅｒｉｃ ｐｒｅｓ
ｓｕｒｅ ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏ−
ｓｉｔｉｏｎ］ （常圧気相堆積）によりＢＰＳＧの
絶縁膜４を１０００人の厚さで形成した。この絶縁膜４
の形成後には、９５０℃及び３０分の温度時間条件でＮ
２アニールを行っている。そして、この後、スパッタリ
ングにより絶縁膜４上に配線膜６を０．９−の厚さで形
成した。この配線膜６は、まずＴｉ−Ｗ層６ａを０．３
ｔｓの厚さに形成し、さらに、その上にＡｌ−３ｉ層６
ｂを０．６−の厚さに形成したものである。また、この
配線膜６は、バターニングを行った後に、４４０°Ｃの
温度条件でＮ２シンターを行っている。
第３図は、従来例のｎチャンネルＭＯ３−ＦＥＴ素子を
模式的に示したサンプルである。ｐ型シリコン基板１１
及び酸化膜１１ａは、第２図におけるｐ型シリコン基板
１及び酸化膜１ａと同様に形成した。絶縁膜１４も第２
図における絶縁膜４と同様ではあるが、１０００人の他
に、２０００人及び３０００人の厚さのものを３種類用
意した。また、配線膜１６は、０．９ｔ！ｍの厚さを全
てＡｌ−３ｉ層で形成している。Ｎ２アニール及びＮ２
シンターは、同様の条件で行った。
模式的に示したサンプルである。ｐ型シリコン基板１１
及び酸化膜１１ａは、第２図におけるｐ型シリコン基板
１及び酸化膜１ａと同様に形成した。絶縁膜１４も第２
図における絶縁膜４と同様ではあるが、１０００人の他
に、２０００人及び３０００人の厚さのものを３種類用
意した。また、配線膜１６は、０．９ｔ！ｍの厚さを全
てＡｌ−３ｉ層で形成している。Ｎ２アニール及びＮ２
シンターは、同様の条件で行った。
第４図は、第２図に示す本実施例のサンプルを用いて絶
縁破壊強さの測定を行った結果を示すヒストグラムであ
る。この場合、絶縁膜４が１０００人であっても、９〜
１２ＭＶ／ｃｍ程度の良好な絶縁耐圧が得られた。
縁破壊強さの測定を行った結果を示すヒストグラムであ
る。この場合、絶縁膜４が１０００人であっても、９〜
１２ＭＶ／ｃｍ程度の良好な絶縁耐圧が得られた。
第５図（ａ）は、第３図に示す従来例のサンプルのうち
、絶縁膜１４の膜厚が１０００人である場合について絶
縁破壊強さの測定を行った結果を示すヒストグラムであ
る。この場合には、ＩＭＶ／ｃｆ１１程度でほとんどが
ショートしている。また、第５図（ｂ）（ｃ）は、同じ
く絶縁膜１４の膜厚がそれぞれ２０００人及び３０００
人である場合について絶縁破壊強さの測定を行った結果
を示すヒストグラムである。これらのヒストグラムから
明らかなように、絶縁膜１４のＪ！ｊ！、厚は２０００
人程度０は不十分であり、少なくとも３０００Å以上な
ければ、十分な絶縁耐圧を確保することができない。
、絶縁膜１４の膜厚が１０００人である場合について絶
縁破壊強さの測定を行った結果を示すヒストグラムであ
る。この場合には、ＩＭＶ／ｃｆ１１程度でほとんどが
ショートしている。また、第５図（ｂ）（ｃ）は、同じ
く絶縁膜１４の膜厚がそれぞれ２０００人及び３０００
人である場合について絶縁破壊強さの測定を行った結果
を示すヒストグラムである。これらのヒストグラムから
明らかなように、絶縁膜１４のＪ！ｊ！、厚は２０００
人程度０は不十分であり、少なくとも３０００Å以上な
ければ、十分な絶縁耐圧を確保することができない。
以上の結果から、本実施例の配線膜６を用いたｎチャン
ネルＭＯＳ −Ｆ ＥＴ素子は、絶縁膜４の膜厚が３分
の１程度であっても、従来例以上の絶縁耐圧を得ている
ことが分かる。
ネルＭＯＳ −Ｆ ＥＴ素子は、絶縁膜４の膜厚が３分
の１程度であっても、従来例以上の絶縁耐圧を得ている
ことが分かる。
従って、ラウンドエツチングによりコンタクトホール５
の上部の開口径を広くしたために絶縁膜４の膜厚が減少
した場合にも、ゲート電極２と配線膜６との間は十分な
絶縁耐圧を確保することができることになる。
の上部の開口径を広くしたために絶縁膜４の膜厚が減少
した場合にも、ゲート電極２と配線膜６との間は十分な
絶縁耐圧を確保することができることになる。
本発明に係る半導体装置は、以上のように、導電体層上
に絶縁膜を介して配線膜が形成された半導体装置におい
て、配線膜とこの配線膜の下層に配置された絶縁膜との
間に、チタン（Ｔｉ）とタングステン〔Ｗ〕との合金下
地配線層が配置された構成をなしている。
に絶縁膜を介して配線膜が形成された半導体装置におい
て、配線膜とこの配線膜の下層に配置された絶縁膜との
間に、チタン（Ｔｉ）とタングステン〔Ｗ〕との合金下
地配線層が配置された構成をなしている。
これにより、本発明の半導体装置は、絶縁膜が薄い場合
にも、この配線膜と下層の電極や他の配線膜等からなる
導電体層との間で十分な絶縁耐圧を得ることができると
いう効果を奏する。
にも、この配線膜と下層の電極や他の配線膜等からなる
導電体層との間で十分な絶縁耐圧を得ることができると
いう効果を奏する。
また、この効果は、配線膜のステップカバレージを補う
ために絶縁膜が薄くなった場合のみならず、半導体装置
における全ての配線膜に有効である。
ために絶縁膜が薄くなった場合のみならず、半導体装置
における全ての配線膜に有効である。
第１図は本発明の一実施例を示すものであって、ＬＳＩ
におけるＦＥＴ素子部の部分縦断面図である。第２図乃
至第５図は本発明と従来例との比較を示すものであって
、第２図は本発明による電極構造を示す部分縦断面図、
第３図は従来例による電極構造を示す部分縦断面図、第
４図は本発明の場合の絶縁耐圧を示すヒストグラム、第
５図（ａ）〜（Ｃ）は従来例の場合の絶縁耐圧を示すヒ
ストグラムである。第６図及び第７図は従来例を示すも
のであって、第６図はＬＳＩにおけるＦＥＴ素子部の部
分縦断面図、第７図はコンタクトホールをラウンドエツ
チングにより形成したＦＥＴ素子部の部分縦断面図であ
る。 １はｐ型シリコン基板、２はゲート電極（導電体層）、
４は絶縁膜、６は配線膜、６ａはＴｉ・Ｗ層（合金下地
配線層）である。 第６図 第７図 ］４］６
におけるＦＥＴ素子部の部分縦断面図である。第２図乃
至第５図は本発明と従来例との比較を示すものであって
、第２図は本発明による電極構造を示す部分縦断面図、
第３図は従来例による電極構造を示す部分縦断面図、第
４図は本発明の場合の絶縁耐圧を示すヒストグラム、第
５図（ａ）〜（Ｃ）は従来例の場合の絶縁耐圧を示すヒ
ストグラムである。第６図及び第７図は従来例を示すも
のであって、第６図はＬＳＩにおけるＦＥＴ素子部の部
分縦断面図、第７図はコンタクトホールをラウンドエツ
チングにより形成したＦＥＴ素子部の部分縦断面図であ
る。 １はｐ型シリコン基板、２はゲート電極（導電体層）、
４は絶縁膜、６は配線膜、６ａはＴｉ・Ｗ層（合金下地
配線層）である。 第６図 第７図 ］４］６
Claims (1)
- 【特許請求の範囲】 １、導電体層上に絶縁膜を介して配線膜が形成された半
導体装置において、配線膜とこの配線膜の下層に配置さ
れた絶縁膜との間に、チタン〔Ｔｉ〕とタングステン〔
ｗ〕との合金下地配線層が配置されたことを特徴とする
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020474A JP2719143B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020474A JP2719143B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01194441A true JPH01194441A (ja) | 1989-08-04 |
| JP2719143B2 JP2719143B2 (ja) | 1998-02-25 |
Family
ID=12028105
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020474A Expired - Fee Related JP2719143B2 (ja) | 1988-01-29 | 1988-01-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2719143B2 (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6321828A (ja) * | 1986-07-15 | 1988-01-29 | Mitsubishi Electric Corp | 半導体装置 |
| JPH01140768A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | 半導体装置 |
-
1988
- 1988-01-29 JP JP63020474A patent/JP2719143B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6321828A (ja) * | 1986-07-15 | 1988-01-29 | Mitsubishi Electric Corp | 半導体装置 |
| JPH01140768A (ja) * | 1987-11-27 | 1989-06-01 | Sony Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2719143B2 (ja) | 1998-02-25 |
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