JPH0125443B2 - - Google Patents
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- JPH0125443B2 JPH0125443B2 JP13156882A JP13156882A JPH0125443B2 JP H0125443 B2 JPH0125443 B2 JP H0125443B2 JP 13156882 A JP13156882 A JP 13156882A JP 13156882 A JP13156882 A JP 13156882A JP H0125443 B2 JPH0125443 B2 JP H0125443B2
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
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Description
〔発明の技術分野〕
本発明は一定単位でサンプリングされた入力デ
ータに対して当該入力データ並びにそれ以前の出
力データの関数として表わされるデータを新たな
出力データとして出力する演算装置に関する。 〔発明の技術的背景〕 この種の演算装置の一つにデジタル・フイルタ
がある。第１図は２次の巡回型デジタル・フイル
タの原理を模式的に示すもので出力ｙ（Ｔ）は ｙ（Ｔ）＝ｘ（Ｔ）−B1・ｙ（Ｔ−１） −B2・ｙ（Ｔ−２） …(1) （ただしＴ＝０，１，２…） として表現される。なお図中TDはサンプリング
周期に対応した遅延時間を示すものである。第２
図は第１図の模式図をデジタル回路で実現した従
来の巡回型デジタル・フイルタの構成を示すブロ
ツク図である。図中１１は各種変数が格納される
レジスタフアイル（記憶部）である。上記変数と
しては周期的にサンプリングされた入力データｘ
（Ｔ）、前回出力データｙ（Ｔ−１）、前々回出力デ
ータｙ（Ｔ−２）、これらのデータｘ（Ｔ），ｙ（Ｔ
−１），ｙ（Ｔ−２）に基づき前記(1)式に従つて得
られる今回出力データｙ（Ｔ）である。１２は係
数、定数（この例ではB1，B2，１）があらかじ
め格納されている記憶部たとえばROM（Read
Only Memory）である。これらレジスタフアイ
ル１１およびROM１２に対するアドレス情報は
制御記憶１３から各サンプリング周期毎に一定の
順序で繰り返し与えられるようになつている。１
４はレジスタフアイル１１の出力とROM１２の
出力との乗算を行なう乗算器である。１５は加算
器、１６は加算器の加算結果が一時置数されるテ
ンポラリ・レジスタ（以下、単にレジスタと称す
る）である。加算器１５は乗算器１４の出力とレ
ジスタ１６の出力との加算を行なう。１７は演算
結果の桁合せ回路（以下、SCALと称する）であ
る。 このようなデジタル・フイルタでは、制御記憶
１３の制御により第３図に示されるフローチヤー
トに従つた手順で演算処理が行なわれる。すなわ
ち、各サンプリング周期では、まず新しくサンプ
リングされた入力データｘ（Ｔ）がレジスタフア
イル１１のアドレス“00”の位置に格納される
（処理Ａ）。この時点でデジタル・フアイル１１の
アドレス“10”には前回出力データｙ（Ｔ−１）
が、同じくアドレス“11”には前前回出力データ
ｙ（Ｔ−２）が格納されており、入力データｘ
（Ｔ）が格納されることにより今回出力データｙ
（Ｔ）を算出する準備が整う。そして、制御記憶
１３の制御により、レジスタフアイル１１および
ROM１２に対するアドレス指定などが行なわ
れ、乗算器１４、加算器１５を用いて第３図に示
される如く処理Ｂが行なわれる。そして、処理Ｂ
の最後の演算で求められたレジスタ１６の内容が
今回出力データｙ（Ｔ）としてレジスタフアイル
１１のアドレス“01”の位置に格納される。 ところで、上述の演算が行なわれるサンプリン
グ周期Ｔにおける今回出力データｙ（Ｔ）、前回出
力データｙ（Ｔ−１）は、次のサンプリング周期
Ｔ＋１の時点では前回出力データｙ（Ｔ−１）、前
前回出力データｙ（Ｔ−２）となる。しかし、制
御記憶１３（のマイクロプログラム）は例えば前
回出力データｙ（Ｔ−１）を用いた演算制御を行
なう場合、レジスタフアイル１１に対してサンプ
リング周期に無関係に固定のアドレス“10”を出
力するので、次のサンプリング周期Ｔ＋１では前
回出力データｙ（Ｔ−１）でなく前々回出力デー
タｙ（Ｔ−２）を用いた演算が行なわれる不都合
が生じる。そこで従来のデジタル・フイルタで
は、第３図のフローチヤートの処理Ｃに示される
ように、或るサンプリング周期Ｔにおける演算処
理が終了した後、次のサンプリング周期Ｔ＋１に
おける演算処理が開始される前に出力データの移
動を行なう処理が必要であつた。すなわち処理Ｃ
では、レジスタフアイル１１のアドレス“10”に
格納されているデータｙ（Ｔ−１）が当該レジス
タフアイル１１のアドレス“11”に移される。こ
れにより前回出力データｙ（Ｔ−１）は次のサン
プリング周期において前々回出力データｙ（Ｔ−
２）として正しく処理される。同じくレジスタフ
アイル１１のアドレス“01”に格納されたデータ
ｙ（Ｔ）はアドレス“10”に移される。これによ
り今回出力データｙ（Ｔ）は次のサンプリング周
期において前回出力データｙ（Ｔ−１）として正
しく処理される。 〔背景技術の問題点〕 このように従来のデジタル・フイルタでは、各
サンプリング周期毎にレジスタフアイル（記憶
部）におけるデータ移動処理が必要となるため、
処理速度が低下する欠点があつた。これは上述し
た前回出力データ、前々回出力データのほかに更
にそれ以前の多種類の出力データを必要とするも
のにあつては一層顕著となり問題であつた。 〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、一
定単位でサンプリングされた入力データに対して
当該入力データ並びにそれ以前の出力データの関
数として表わされる新たな出力データを演算によ
り求める場合の処理速度が、少量のハードウエア
を付加するだけで著しく向上する演算装置を提供
することにある。 〔発明の概要〕 本発明は一定単位でサンプリングされた入力デ
ータに対して当該入力データ並びにＮサンプリン
グ単位前までの出力データの関数として表わされ
るデータを新たな出力データとして出力する演算
装置において、次のサンプリング単位での演算に
備えてこれらＮ＋１種の出力データが少なくとも
格納される記憶部内でデータの移動を行なうこと
を不要とするものである。そこで本発明では、記
憶部内に格納されている出力データを用いた演算
に際し、アクセス対象となる出力データの種類に
一義的に対応した第１種アドレス情報であつて、
上記Ｎ＋１種の出力データに対応する各アドレス
情報が連続し、かつその上位Ｌ−ｍビツト（ただ
しＬはアドレス情報のビツト長、ｍはＮ＋１≦2m
を満足する整数）が同一である第１種アドレス情
報を出力する制御記憶を設けている。更に本発明
では、制御記憶から出力される第１種アドレス情
報と、サンプリング回数が2m回となる毎に一巡す
るｍビツトの正規化サンプリング単位情報とによ
り、同一の第１種アドレス情報であつても正規化
サンプリング単位情報が異なれば異なる第２種ア
ドレス情報であつて、その下位ｍビツトが各サン
プリング単位毎に巡回し、サンプリング回数が2m
となる毎に一巡する第２種アドレス情報を出力す
る組合せ回路を設け、この第２種アドレス情報を
記憶部を実際にアクセスするためのアドレス情報
として用いるようにしている。すなわち本発明は
上記のような構成とすることにより、記憶部にお
いて連続する2m個のアドレス領域内のＮ＋１個の
領域を各サンプリング単位毎に１アドレスずつず
らしてサイクリツクに使用するようにし、もつて
記憶部内の出力データの相対的移動を図り、記憶
部内で実際に出力データを移動したのと同等の効
果を得ようとするものである。 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明
する。なお、本実施例は演算装置が２次の巡回型
デジタル・フイルタの場合である。図中、１１１
は各種変数が格納されるレジスタフアイル（記憶
部）、１１２は係数、定数があらかじめ記憶され
ている記憶部、例えばROMである。１１３は制
御記憶、１１４は乗算器、１１５は加算器、１１
６はレジスタ（テンポラリ・レジスタ）、１１７
はSCAL（桁合せ回路）である。制御記憶１１３
は基本的に第２図の制御記憶１３と同様の制御機
能を有している。制御記憶１１３が制御記憶１３
と異なる点は、後述するように第３図のフローチ
ヤートで示されている処理Ｃのようなデータ移動
の処理ステツプを有していないことである。本実
施例において、制御記憶１１３はレジスタフアイ
ル１１１においてアクセス対象となるデータが入
力データｘ（Ｔ）の場合にアドレスCS0 - 2（第１種
アドレス情報）として“000”を、今回出力デー
タｙ（Ｔ）の場合にアドレスCS0 - 2として“100”
を、前回出力データｙ（Ｔ−１）の場合に同じく
“101”を、前々回出力データｙ（Ｔ−２）の場合
に同じく“110”を一義的に出力するようになつ
ている。ここで各出力データ（この例では３種）
に対応するアドレスCS0 - 2が連続しており、かつ
その上位の１ビツトCS0が共通していることに注
意されたい。 １１８は組合せ回路である。組合せ回路１１８
は制御記憶１１３から出力されるアドレスCS0-2
と正規化サンプリング単位情報TNORとによりレ
ジスタフアイル１１１に対する３ビツトのアドレ
スAD0-2（第２種アドレス情報）を出力するよう
になつている。本実施例では、今回出力データを
含むＮ（ただしＮ＝２）サンプリング周期前まで
のＮ＋１種すなわち３種の出力データの格納用領
域としてレジスタフアイル１１１における2m個、
例えば22個の連続するアドレス位置を割り当てる
ようにしている。この領域のサイズ（2m）として
は上記Ｎ＋１より大きいか或いはＮ＋１に等しい
２のべき乗の値が用いられる（本実施例はＮ＝
２、ｍ＝２の場合である）。そして、ｍ＝２の場
合、正規化サンプリング単位情報TNORとしては
サンプリング回数が2m（ただしｍ＝２）回となる
毎に一巡するｍ（＝２）ビツトの正規化サンプリ
ング単位情報TNORが用いられる。この正規化サ
ンプリング単位情報TNORはサンプリング回数を
示すサンプリング回数情報Ｔの下位ｍ（＝２）ビ
ツトである。このサンプリング回数情報Ｔは例え
ばサンプリング周期（サンプリング単位）に対応
したクロツク信号をクロツク入力とする２進カウ
ンタ（図示せず）のカウント出力から得られる。
なお、サンプリング回数そのものを必要としない
場合には、上記カウンタとしてはｍ（＝２）ビツ
ト２進カウンタでよい。この場合には当該カウン
タのｍ（＝２）ビツトのカウント出力がそのまま
上記正規化サンプリング単位情報TNOR（以下、単
にTNORと称する）となる。組合せ回路１１８は
第５図に示されるようにゲート（以下、Ｇと称す
る）２０１と２進減算器２０２とを有している。
Ｇ２０１は２ビツトのTNORを制御記憶１１３か
ら出力されるアドレスCS0-2の上位の１ビツト
CS0の論理値に応じて出力制御する。Ｇ２０１の
出力は減算器２０２の一方の入力部に入力され
る。減算器２０２の他方の入力部には上記アドレ
スCS0-2の下位ｍ（＝２）ビツトCS1-2が入力され
る。そしてアドレスCS0-2の上位の１ビツトCS0
と減算器２０２の減算結果（２ビツト）とが連結
され、３ビツトのアドレスAD0-2が生成される。 次に本発明の一実施例の動作を説明する。ま
ず、組合せ回路１１８の動作について説明する。
制御記憶１１３はアクセス対象データが入力デー
タｘ（Ｔ）の場合、アドレスCS0-2として“000”
を出力する。組合せ回路１１８内のＧ２０１は
CS0＝“０”の場合、TNORの出力を禁止する。し
たがつて減算器２０２の出力はアドレスCS0-2の
下位２ビツトCS1-2に一致する。組合せ回路１１
８から出力されるアドレスAD0-2はCS0と減算器
２０２の出力との連結情報であり、この場合には
CS0-2（“000”）に一致する。すなわち組合せ回路
１１８はCS0-2＝“000”の場合、TNORの内容に無
関係にアドレスAD0-2として“000”を出力する。
また制御記憶１１３はアクセス対象データが出力
データｙ（Ｔ）の場合、アドレスCS0-2として
“100”を出力する。CS0＝“１”の場合、Ｇ２０
１はTNORを減算器２０２に出力する。これによ
り減算器２０２はCS1-2−TNORの２進減算を行な
う。TNOR＝“00”すなわちＴが０，４，８，…の
場合、減算器２０２の出力は“00”となり、
TNOR＝“01”すなわちＴが１，５，９，…の場
合、減算器２０２の出力は“11”となる。同様に
TNOR＝“10”すなわちＴが２，６，10，…の場
合、TNOR＝“11”すなわちＴが３，７，11，…の
場合には減算器２０２の出力はそれぞれ“10”，
“01”となる。したがつてアドレスCS0-2が出力
データｙ（Ｔ）をアクセス対象とする“100”の場
合、組合せ回路１１８から出力されるアドレス
AD0-2は、TNOR＝“00”，“01”，“10”，“11”のと
きそれぞれ“100”，“111”，“110”，“101”とな
る。同様にしてアドレスCS0-2が出力データｙ
（Ｔ−１）をアクセス対象とする“101”の場合に
は、アドレスAD0-2はTNOR＝“00”，“01”，“10”，
“11”のときそれぞれ“101”，“100”，“111”
“110”となる。同じくアドレスCS0-2が出力デー
タｙ（Ｔ−２）をアクセス対象とする“110”の場
合には、アドレスAD0-2はTNOR＝“00”，“01”，
“10”，“11”のときそれぞれ“110”，“101”，
“100”，“111”となる。これらアドレスCS0-2（お
よび当該アドレスCS0-2と一義的に対応している
出力データの種類）に対するアドレスAD0-2の関
係をＴ，TNORに対応させてまとめたものが次の
表である。
ータに対して当該入力データ並びにそれ以前の出
力データの関数として表わされるデータを新たな
出力データとして出力する演算装置に関する。 〔発明の技術的背景〕 この種の演算装置の一つにデジタル・フイルタ
がある。第１図は２次の巡回型デジタル・フイル
タの原理を模式的に示すもので出力ｙ（Ｔ）は ｙ（Ｔ）＝ｘ（Ｔ）−B1・ｙ（Ｔ−１） −B2・ｙ（Ｔ−２） …(1) （ただしＴ＝０，１，２…） として表現される。なお図中TDはサンプリング
周期に対応した遅延時間を示すものである。第２
図は第１図の模式図をデジタル回路で実現した従
来の巡回型デジタル・フイルタの構成を示すブロ
ツク図である。図中１１は各種変数が格納される
レジスタフアイル（記憶部）である。上記変数と
しては周期的にサンプリングされた入力データｘ
（Ｔ）、前回出力データｙ（Ｔ−１）、前々回出力デ
ータｙ（Ｔ−２）、これらのデータｘ（Ｔ），ｙ（Ｔ
−１），ｙ（Ｔ−２）に基づき前記(1)式に従つて得
られる今回出力データｙ（Ｔ）である。１２は係
数、定数（この例ではB1，B2，１）があらかじ
め格納されている記憶部たとえばROM（Read
Only Memory）である。これらレジスタフアイ
ル１１およびROM１２に対するアドレス情報は
制御記憶１３から各サンプリング周期毎に一定の
順序で繰り返し与えられるようになつている。１
４はレジスタフアイル１１の出力とROM１２の
出力との乗算を行なう乗算器である。１５は加算
器、１６は加算器の加算結果が一時置数されるテ
ンポラリ・レジスタ（以下、単にレジスタと称す
る）である。加算器１５は乗算器１４の出力とレ
ジスタ１６の出力との加算を行なう。１７は演算
結果の桁合せ回路（以下、SCALと称する）であ
る。 このようなデジタル・フイルタでは、制御記憶
１３の制御により第３図に示されるフローチヤー
トに従つた手順で演算処理が行なわれる。すなわ
ち、各サンプリング周期では、まず新しくサンプ
リングされた入力データｘ（Ｔ）がレジスタフア
イル１１のアドレス“00”の位置に格納される
（処理Ａ）。この時点でデジタル・フアイル１１の
アドレス“10”には前回出力データｙ（Ｔ−１）
が、同じくアドレス“11”には前前回出力データ
ｙ（Ｔ−２）が格納されており、入力データｘ
（Ｔ）が格納されることにより今回出力データｙ
（Ｔ）を算出する準備が整う。そして、制御記憶
１３の制御により、レジスタフアイル１１および
ROM１２に対するアドレス指定などが行なわ
れ、乗算器１４、加算器１５を用いて第３図に示
される如く処理Ｂが行なわれる。そして、処理Ｂ
の最後の演算で求められたレジスタ１６の内容が
今回出力データｙ（Ｔ）としてレジスタフアイル
１１のアドレス“01”の位置に格納される。 ところで、上述の演算が行なわれるサンプリン
グ周期Ｔにおける今回出力データｙ（Ｔ）、前回出
力データｙ（Ｔ−１）は、次のサンプリング周期
Ｔ＋１の時点では前回出力データｙ（Ｔ−１）、前
前回出力データｙ（Ｔ−２）となる。しかし、制
御記憶１３（のマイクロプログラム）は例えば前
回出力データｙ（Ｔ−１）を用いた演算制御を行
なう場合、レジスタフアイル１１に対してサンプ
リング周期に無関係に固定のアドレス“10”を出
力するので、次のサンプリング周期Ｔ＋１では前
回出力データｙ（Ｔ−１）でなく前々回出力デー
タｙ（Ｔ−２）を用いた演算が行なわれる不都合
が生じる。そこで従来のデジタル・フイルタで
は、第３図のフローチヤートの処理Ｃに示される
ように、或るサンプリング周期Ｔにおける演算処
理が終了した後、次のサンプリング周期Ｔ＋１に
おける演算処理が開始される前に出力データの移
動を行なう処理が必要であつた。すなわち処理Ｃ
では、レジスタフアイル１１のアドレス“10”に
格納されているデータｙ（Ｔ−１）が当該レジス
タフアイル１１のアドレス“11”に移される。こ
れにより前回出力データｙ（Ｔ−１）は次のサン
プリング周期において前々回出力データｙ（Ｔ−
２）として正しく処理される。同じくレジスタフ
アイル１１のアドレス“01”に格納されたデータ
ｙ（Ｔ）はアドレス“10”に移される。これによ
り今回出力データｙ（Ｔ）は次のサンプリング周
期において前回出力データｙ（Ｔ−１）として正
しく処理される。 〔背景技術の問題点〕 このように従来のデジタル・フイルタでは、各
サンプリング周期毎にレジスタフアイル（記憶
部）におけるデータ移動処理が必要となるため、
処理速度が低下する欠点があつた。これは上述し
た前回出力データ、前々回出力データのほかに更
にそれ以前の多種類の出力データを必要とするも
のにあつては一層顕著となり問題であつた。 〔発明の目的〕 本発明は上記事情に鑑みてなされたもので、一
定単位でサンプリングされた入力データに対して
当該入力データ並びにそれ以前の出力データの関
数として表わされる新たな出力データを演算によ
り求める場合の処理速度が、少量のハードウエア
を付加するだけで著しく向上する演算装置を提供
することにある。 〔発明の概要〕 本発明は一定単位でサンプリングされた入力デ
ータに対して当該入力データ並びにＮサンプリン
グ単位前までの出力データの関数として表わされ
るデータを新たな出力データとして出力する演算
装置において、次のサンプリング単位での演算に
備えてこれらＮ＋１種の出力データが少なくとも
格納される記憶部内でデータの移動を行なうこと
を不要とするものである。そこで本発明では、記
憶部内に格納されている出力データを用いた演算
に際し、アクセス対象となる出力データの種類に
一義的に対応した第１種アドレス情報であつて、
上記Ｎ＋１種の出力データに対応する各アドレス
情報が連続し、かつその上位Ｌ−ｍビツト（ただ
しＬはアドレス情報のビツト長、ｍはＮ＋１≦2m
を満足する整数）が同一である第１種アドレス情
報を出力する制御記憶を設けている。更に本発明
では、制御記憶から出力される第１種アドレス情
報と、サンプリング回数が2m回となる毎に一巡す
るｍビツトの正規化サンプリング単位情報とによ
り、同一の第１種アドレス情報であつても正規化
サンプリング単位情報が異なれば異なる第２種ア
ドレス情報であつて、その下位ｍビツトが各サン
プリング単位毎に巡回し、サンプリング回数が2m
となる毎に一巡する第２種アドレス情報を出力す
る組合せ回路を設け、この第２種アドレス情報を
記憶部を実際にアクセスするためのアドレス情報
として用いるようにしている。すなわち本発明は
上記のような構成とすることにより、記憶部にお
いて連続する2m個のアドレス領域内のＮ＋１個の
領域を各サンプリング単位毎に１アドレスずつず
らしてサイクリツクに使用するようにし、もつて
記憶部内の出力データの相対的移動を図り、記憶
部内で実際に出力データを移動したのと同等の効
果を得ようとするものである。 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明
する。なお、本実施例は演算装置が２次の巡回型
デジタル・フイルタの場合である。図中、１１１
は各種変数が格納されるレジスタフアイル（記憶
部）、１１２は係数、定数があらかじめ記憶され
ている記憶部、例えばROMである。１１３は制
御記憶、１１４は乗算器、１１５は加算器、１１
６はレジスタ（テンポラリ・レジスタ）、１１７
はSCAL（桁合せ回路）である。制御記憶１１３
は基本的に第２図の制御記憶１３と同様の制御機
能を有している。制御記憶１１３が制御記憶１３
と異なる点は、後述するように第３図のフローチ
ヤートで示されている処理Ｃのようなデータ移動
の処理ステツプを有していないことである。本実
施例において、制御記憶１１３はレジスタフアイ
ル１１１においてアクセス対象となるデータが入
力データｘ（Ｔ）の場合にアドレスCS0 - 2（第１種
アドレス情報）として“000”を、今回出力デー
タｙ（Ｔ）の場合にアドレスCS0 - 2として“100”
を、前回出力データｙ（Ｔ−１）の場合に同じく
“101”を、前々回出力データｙ（Ｔ−２）の場合
に同じく“110”を一義的に出力するようになつ
ている。ここで各出力データ（この例では３種）
に対応するアドレスCS0 - 2が連続しており、かつ
その上位の１ビツトCS0が共通していることに注
意されたい。 １１８は組合せ回路である。組合せ回路１１８
は制御記憶１１３から出力されるアドレスCS0-2
と正規化サンプリング単位情報TNORとによりレ
ジスタフアイル１１１に対する３ビツトのアドレ
スAD0-2（第２種アドレス情報）を出力するよう
になつている。本実施例では、今回出力データを
含むＮ（ただしＮ＝２）サンプリング周期前まで
のＮ＋１種すなわち３種の出力データの格納用領
域としてレジスタフアイル１１１における2m個、
例えば22個の連続するアドレス位置を割り当てる
ようにしている。この領域のサイズ（2m）として
は上記Ｎ＋１より大きいか或いはＮ＋１に等しい
２のべき乗の値が用いられる（本実施例はＮ＝
２、ｍ＝２の場合である）。そして、ｍ＝２の場
合、正規化サンプリング単位情報TNORとしては
サンプリング回数が2m（ただしｍ＝２）回となる
毎に一巡するｍ（＝２）ビツトの正規化サンプリ
ング単位情報TNORが用いられる。この正規化サ
ンプリング単位情報TNORはサンプリング回数を
示すサンプリング回数情報Ｔの下位ｍ（＝２）ビ
ツトである。このサンプリング回数情報Ｔは例え
ばサンプリング周期（サンプリング単位）に対応
したクロツク信号をクロツク入力とする２進カウ
ンタ（図示せず）のカウント出力から得られる。
なお、サンプリング回数そのものを必要としない
場合には、上記カウンタとしてはｍ（＝２）ビツ
ト２進カウンタでよい。この場合には当該カウン
タのｍ（＝２）ビツトのカウント出力がそのまま
上記正規化サンプリング単位情報TNOR（以下、単
にTNORと称する）となる。組合せ回路１１８は
第５図に示されるようにゲート（以下、Ｇと称す
る）２０１と２進減算器２０２とを有している。
Ｇ２０１は２ビツトのTNORを制御記憶１１３か
ら出力されるアドレスCS0-2の上位の１ビツト
CS0の論理値に応じて出力制御する。Ｇ２０１の
出力は減算器２０２の一方の入力部に入力され
る。減算器２０２の他方の入力部には上記アドレ
スCS0-2の下位ｍ（＝２）ビツトCS1-2が入力され
る。そしてアドレスCS0-2の上位の１ビツトCS0
と減算器２０２の減算結果（２ビツト）とが連結
され、３ビツトのアドレスAD0-2が生成される。 次に本発明の一実施例の動作を説明する。ま
ず、組合せ回路１１８の動作について説明する。
制御記憶１１３はアクセス対象データが入力デー
タｘ（Ｔ）の場合、アドレスCS0-2として“000”
を出力する。組合せ回路１１８内のＧ２０１は
CS0＝“０”の場合、TNORの出力を禁止する。し
たがつて減算器２０２の出力はアドレスCS0-2の
下位２ビツトCS1-2に一致する。組合せ回路１１
８から出力されるアドレスAD0-2はCS0と減算器
２０２の出力との連結情報であり、この場合には
CS0-2（“000”）に一致する。すなわち組合せ回路
１１８はCS0-2＝“000”の場合、TNORの内容に無
関係にアドレスAD0-2として“000”を出力する。
また制御記憶１１３はアクセス対象データが出力
データｙ（Ｔ）の場合、アドレスCS0-2として
“100”を出力する。CS0＝“１”の場合、Ｇ２０
１はTNORを減算器２０２に出力する。これによ
り減算器２０２はCS1-2−TNORの２進減算を行な
う。TNOR＝“00”すなわちＴが０，４，８，…の
場合、減算器２０２の出力は“00”となり、
TNOR＝“01”すなわちＴが１，５，９，…の場
合、減算器２０２の出力は“11”となる。同様に
TNOR＝“10”すなわちＴが２，６，10，…の場
合、TNOR＝“11”すなわちＴが３，７，11，…の
場合には減算器２０２の出力はそれぞれ“10”，
“01”となる。したがつてアドレスCS0-2が出力
データｙ（Ｔ）をアクセス対象とする“100”の場
合、組合せ回路１１８から出力されるアドレス
AD0-2は、TNOR＝“00”，“01”，“10”，“11”のと
きそれぞれ“100”，“111”，“110”，“101”とな
る。同様にしてアドレスCS0-2が出力データｙ
（Ｔ−１）をアクセス対象とする“101”の場合に
は、アドレスAD0-2はTNOR＝“00”，“01”，“10”，
“11”のときそれぞれ“101”，“100”，“111”
“110”となる。同じくアドレスCS0-2が出力デー
タｙ（Ｔ−２）をアクセス対象とする“110”の場
合には、アドレスAD0-2はTNOR＝“00”，“01”，
“10”，“11”のときそれぞれ“110”，“101”，
“100”，“111”となる。これらアドレスCS0-2（お
よび当該アドレスCS0-2と一義的に対応している
出力データの種類）に対するアドレスAD0-2の関
係をＴ，TNORに対応させてまとめたものが次の
表である。
以上詳述したように本発明の演算装置によれ
ば、少量のハードウエアを付加するだけで上述の
出力データを得るための演算処理の処理速度が著
しく向上する。
ば、少量のハードウエアを付加するだけで上述の
出力データを得るための演算処理の処理速度が著
しく向上する。
第１図は２次の巡回型デジタル・フイルタの原
理を示す図、第２図は従来のデジタル・フイルタ
の構成を示すブロツク図、第３図は従来例の動作
を説明するためのフローチヤート、第４図は本発
明の一実施例を示すブロツク図、第５図は上記実
施例における組合せ回路の構成図、第６図は上記
実施例の動作を説明するためのフローチヤートで
ある。 １１，１１１…レジスタフアイル（記憶部）、
１３，１１３…制御記憶、１１８…組合せ回路、
２０２…減算器（演算器）。
理を示す図、第２図は従来のデジタル・フイルタ
の構成を示すブロツク図、第３図は従来例の動作
を説明するためのフローチヤート、第４図は本発
明の一実施例を示すブロツク図、第５図は上記実
施例における組合せ回路の構成図、第６図は上記
実施例の動作を説明するためのフローチヤートで
ある。 １１，１１１…レジスタフアイル（記憶部）、
１３，１１３…制御記憶、１１８…組合せ回路、
２０２…減算器（演算器）。
Claims (1)
- 【特許請求の範囲】 １ 一定時間単位でサンプリングされた入力デー
タに対応して当該入力データ並びに１サンプリン
グ単位前乃至Ｎサンプリング単位前の各出力デー
タの関数として表わされる今回出力データを出力
する演算装置において、 上記１サンプリング単位前乃至Ｎサンプリング
単位前の出力データおよび上記今回出力データの
Ｎ＋１種の出力データを少なくとも格納するため
の記憶部と、この記憶部から上記１サンプリング
単位前乃至Ｎサンプリング単位前の出力データを
一定順序で読出し、しかる後に上記今回出力デー
タを上記記憶部に書き込むために、アクセス対象
となる上記Ｎ＋１種の出力データの種類に予め１
対１に対応し且つ値が連続したＮ＋１個の第１種
アドレス情報であつて、その上位Ｌ−ｍビツト
（ただしＬはアドレス情報のビツト長、ｍはＮ＋
１≦2mを満足する整数）が同一であり最後のアド
レス情報が上記今回出力データに対応するＮ＋１
個の第１種アドレス情報をその値の順に出力する
動作を１サンプリング単位毎に実行するアドレス
情報出力手段と、このアドレス情報出力手段から
出力される上記第１種アドレス情報およびサンプ
リング回数が2m回となる毎に一巡するｍビツトの
正規化サンプリング単位情報により、上記記憶部
をアクセスするための第２種アドレス情報であつ
て、同一の第１種アドレス情報に対してその下位
ｍビツトが各サンプリング単位毎に巡回し、サン
プリング回数が2m回となる毎に一巡する第２種ア
ドレス情報を出力する組合せ回路と、上記アドレ
ス情報出力手段から１サンプリング単位の期間に
一定順序で出力されるＮ＋１個の上記第１種アド
レス情報に対応して上記組合せ回路から順次出力
されるＮ＋１個の第２種アドレス情報のうち、最
後の第２種アドレス情報を除くＮ個の第２種アド
レス情報の指定する上記記憶部のアドレス位置の
データおよび該当サンプリング単位における上記
入力データをもとに所定の演算を行なつて今回出
力データを出力する演算手段とを具備し、 上記演算手段から出力される今回出力データを
上記最後の第２種アドレス情報の指定する上記記
憶部のアドレス位置に書き込むようにしたことを
特徴とする演算装置。 ２ 上記組合せ回路が、上記第１種アドレス情報
の下位ｍビツトと、上記ｍビツトの正規化サンプ
リング単位情報との加算または減算を行ないｍビ
ツトの演算結果を出力する演算器と、この演算器
の出力の上位に上記第１種アドレス情報の上位Ｌ
−ｍビツトを連結してＬビツトの上記第２種アド
レス情報を生成する手段とを備えていることを特
徴とする特許請求の範囲第１項記載の演算装置。 ３ 上記Ｎ＋１個の第２種アドレス情報とは上位
Ｌ−ｍビツトの値が異なる所定のアドレス情報で
指定される上記記憶部のアドレス位置を、上記入
力データの格納位置に用いるようにしたことを特
徴とする特許請求の範囲第２項記載の演算装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13156882A JPS5922166A (ja) | 1982-07-28 | 1982-07-28 | 演算装置 |
| US06/467,347 US4561065A (en) | 1982-02-23 | 1983-02-17 | Arithmetic processing device using sampled input data and several previous output data |
| DE19833306306 DE3306306A1 (de) | 1982-02-23 | 1983-02-23 | Arithmetische verarbeitungsvorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13156882A JPS5922166A (ja) | 1982-07-28 | 1982-07-28 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5922166A JPS5922166A (ja) | 1984-02-04 |
| JPH0125443B2 true JPH0125443B2 (ja) | 1989-05-17 |
Family
ID=15061099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13156882A Granted JPS5922166A (ja) | 1982-02-23 | 1982-07-28 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5922166A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0740658B2 (ja) * | 1986-06-25 | 1995-05-01 | 日本電気株式会社 | アドレス発生回路 |
| JPH01297912A (ja) * | 1988-03-18 | 1989-12-01 | American Teleph & Telegr Co <Att> | 多重ステージディジタルフィルタ装置 |
| JPH01245607A (ja) * | 1988-03-25 | 1989-09-29 | Ricoh Co Ltd | 合成型良限インパルス応答デジタルフィルタ |
-
1982
- 1982-07-28 JP JP13156882A patent/JPS5922166A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5922166A (ja) | 1984-02-04 |
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