JPH01196636A - プロセッサの暴走検知装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、プロセッサにより制御を行う回路におけるプ
ロセッサの暴走検知装置に関するものである。

従来の技術 従来のこの種のプロセッサの暴走検知装置を第３図の概
略回路構成図に基づいて説明する。

第３図において、ｌはＲ−Ｓフリップフロップ回路であ
り、プロセッサ（図示せず）からの出力Ｘがリセット入
力として、前記出力Ｘを反転させた出力Ｘがセット入力
として入力されている。Ｒ−Ｓフリップフロップ回路１
の出力Ｑと出力Ｑはそれぞれコンデンサと抵抗からなる
積分回路２゜３へ入力され、積分回路２，３の出力はＯ
Ｒ回路４へ入力され、さらにＯＲ回路４の出力はレベル
検出回路（図示せず）に入力されている。なお、正常動
作時プロセッサは一定時間毎に出力ｘ、ｘを反転させて
出力しており、また積分回路２，３は入力が零となると
リセットされるものとする。

上記構成のプロセッサの暴走検知装置の動作を以下に説
明する。プロセッサの出力ｘ、Ｘは正常動作時に一定時
間毎に反転しているため、Ｒ−Ｓフリップフロップ回路
１の出力Ｑ、Ｑは一定時間毎に反転し、したがって積分
回路２，３の出力は一定時間毎にリセットされ、ＯＲ回
路の出力はレベル検出回路の検出レベル未満に押さえら
れてレベル検出回路は動作せず、プロセッサは正常であ
ることが検出される。しかし、プロセッサに異常が生ず
るとプロセッサの出力Ｘ、Ｘは（０，ｏ）あるいは反転
しなくなるため、Ｒ−Ｓフリップフロップ回路１の出力
は現状維持となり、積分回路２あるいは積分回路３の出
力は増加を続け、レベル検出回路の検出レベルに到達し
てレベル検出回路が動作し、プロセッサの異常が検出さ
れる。異常の検知時間は積分回路２，３の時定数で決定
される。

発明が解決しようとする課題 しかしながら、上記従来のプロセッサの異常検知装置の
構成では、回路の集積化を進めてゆく場合、積分回路２
，３にコンデンサを使用しているため、集積化しにくい
、という問題点があった。

本発明は上記問題を解決するものであり、回路の集積化
が容易なプロセッサの異常検知装置を提供することを目
的とするものである。

課題を解決するための手段 上記課題を解決するため本発明は、プロセッサに正常動
作時一出力として一定間隔毎にパルスを出力するプログ
ラムを有せしめ、基準クロック回路と、前記基準クロッ
ク回路のクロック出力信号を入力とし、前記プロセッサ
のプログラムによるパルス出力信号をリセット入力とす
るカウンタ回路を設けたものである。

作用 上記構成により、基準クロック回路およびカウンタ回路
をタイマーとして使用し、カウンタ回路がカウントアツ
プする時間をプロセッサより出力されるリセット入力の
パルス出力信号の周期より長くとり、プロセッサの異常
によってパルス出力信号が停止し、このタイマーがカウ
ントアツプしたことにより、プロセッサが停止または暴
走したことが検知される。

実施例 以下、本発明の一実施例を図面に基づいて説明する。

第１図は本発明のプロセッサの異常検知装置を備えた制
御装置のブロック図である。第１図でおいて、１１は被
制御回路νを制御するプロセッサであり、このプロセッ
サ１１は第２図に示すように、プロセッサ１１で処理さ
れるプログラム中で、一定ステップ数の処理が終了する
ごとに、出力を反転することにより、パルス出力が一定
間隔で、−出力として出力されるようにしたプログラム
を有している。また、１３はタイマーであり、基準クロ
ック回路１４と、基準クロック回路１４のクロック出力
信号ａを入力とし、プロセッサ１１の前記プログラムに
よるパルス出力信号すをリセット入力とするカウンタ回
路１５とを備え、タイマー化は基準クロック出力信号ａ
をカウントし０、プロセッサＢが正常動作時には一定間
隔毎にプロセッサ１１より出力されるパルス出力信号す
にてリセットされている。

タイマー化の設定時間は、基準クロック回路１４の周波
数と、カウンタ回路部の設定値から得られ、この設定時
間をプロセッサ１１のプログラムの処理に必要な最長時
間の２倍より長く設定する。

プロセッサ１１に異常が生ずるとプロセッサ１１からパ
ルス出力信号すが出力されなくなるため、タイマーＢは
一定間隔毎にリセットされなくなりタイマー１３が動作
して、すなわちカウンタ回路部がカウントアツプしてプ
ロセッサＨの異常が検出される。プロセッサ１１の異常
がタイマー口にて検出されると、後段のエラー処理回路
１６は信号遮断回路１７を動作させ、信号遮断回路１７
にてプロセッサ１１の被制御回路球への出力が遮断され
る。

このようにプロセッサ１１の異常検知装置は、プロセッ
サ１１の異常を検知できるとともに、プロセッサ１１か
ら一定間隔毎に出力されるパルス信号すをリセット入力
とするタイマー口にて構成されるため、ディジタル回路
部品のみで構成でき、回路の集積化が容易にできる。

発明の効果 以上のように本発明によれば、基準クロック回路および
カウンタ回路をタイマーとして使用し、カウンタ回路が
カウントアツプする時間をプロセッサより出力されるパ
ルス出力信号の周期より長くトリ、プロセッサに異常が
生ずるとパルス出力信号が出力されずタイマーがカウン
トアツプされることにより、プロセッサの異常を検出す
ることができる。また基準クロック回路とカウンタ回路
にて構成されるため、デジタル回路部品のみで回路構成
をおこなうことができ、回路の集積化が、容易にできる
。

【図面の簡単な説明】

第１図は本発明の一実施例であるプロセッサの異常検知
装置を備えた制御装置のブロック図、第２図は第１図の
プロセッサのプログラムフローチャート図、第３図は従
来のプロセッサの異常検知装置の回路図である。 １１・・・プロセッサ、Ｂ・・・タイマ１１１４・・・
基準クロック回路、１５・・・カウンタ回路、ａ・・・
クロック出力信号、ｂ・・・パルス出力信号。

Claims (1)

【特許請求の範囲】
1. １、プロセッサに正常動作時一出力として一定間隔毎に
   パルスを出力するプログラムを有せしめ、基準クロック
   回路と、前記基準クロック回路のクロック出力信号を入
   力とし、前記プロセッサのプログラムによるパルス出力
   信号をリセット入力とするカウンタ回路を設けたプロセ
   ッサの暴走検知装置。