JPH01196653A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH01196653A JPH01196653A JP2064988A JP2064988A JPH01196653A JP H01196653 A JPH01196653 A JP H01196653A JP 2064988 A JP2064988 A JP 2064988A JP 2064988 A JP2064988 A JP 2064988A JP H01196653 A JPH01196653 A JP H01196653A
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- JP
- Japan
- Prior art keywords
- data
- bus
- peripheral device
- processing unit
- central processing
- Prior art date
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 claims abstract description 20
- 238000010586 diagram Methods 0.000 description 6
- 230000002457 bidirectional effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、データ処理の技術分野に利用されるテ゛−タ
処理装置に関するものである。
処理装置に関するものである。
（従来の技術）
−Ｃに、パーソナルコンピュータなどのデータ処理装置
では、中央処理装置とメモリと入出力装置などの周辺装
置とが１本のバスを介して相互接続される構成となって
いる。また、このようなデータ処理装置内で処理される
データ長は８ビツトや１６ビントなど所定のビット数に
固定されている。
では、中央処理装置とメモリと入出力装置などの周辺装
置とが１本のバスを介して相互接続される構成となって
いる。また、このようなデータ処理装置内で処理される
データ長は８ビツトや１６ビントなど所定のビット数に
固定されている。
従来、８ビツトのデータ処理装置内に１６ビツトの周辺
装置を増設する場合には、中央処理装置やバスなどを１
６ビツトのものに規格変更している。
装置を増設する場合には、中央処理装置やバスなどを１
６ビツトのものに規格変更している。
（発明が解決しようとする課題）
上記従来のデータ処理装置では、周辺装置の一つだけに
ついてデータ長を拡大する場合にも装置全体のデータ長
の拡大を行っている。このため、ハードウェアの大幅な
変更が必要になり、コストがかさむという問題がある。
ついてデータ長を拡大する場合にも装置全体のデータ長
の拡大を行っている。このため、ハードウェアの大幅な
変更が必要になり、コストがかさむという問題がある。
（課題を解決するための手段）
本発明のデータ処理装置は、中央処理装置と、この中央
処理装置に接続されるバスと、このバスにバスインタフ
ェース部を介して接続される周辺装置とを備えている。
処理装置に接続されるバスと、このバスにバスインタフ
ェース部を介して接続される周辺装置とを備えている。
中央処理装置は、周辺装置に転送するデータを複数部分
に分割しつつバス上に出力する手段を備え、バスインタ
フェース部はバス上に出現する複数部分のデータを一つ
のデータに組立てつつ周辺装置に転送すると共にこの周
辺装置から受けたデータを複数部分に分割しつつバス上
に出力する手段を備え、データ長に関する不整合をイン
タフェース部で吸収しつつ装置内にデータ長の異なる処
理部の混在を可能とするように構成されている。
に分割しつつバス上に出力する手段を備え、バスインタ
フェース部はバス上に出現する複数部分のデータを一つ
のデータに組立てつつ周辺装置に転送すると共にこの周
辺装置から受けたデータを複数部分に分割しつつバス上
に出力する手段を備え、データ長に関する不整合をイン
タフェース部で吸収しつつ装置内にデータ長の異なる処
理部の混在を可能とするように構成されている。
以下、本発明の作用を実施例と共に詳細に説明する。
（実施例）
第１図は、本発明の一実施例に係わるデータ処理装置の
構成ブロック図であり、１は中央処理装置（ＣＰＵ）
、２はバスインタフェース回路、３は入出力装置、４は
バス、５はＲＯＭ、６はＲＡＭである。
構成ブロック図であり、１は中央処理装置（ＣＰＵ）
、２はバスインタフェース回路、３は入出力装置、４は
バス、５はＲＯＭ、６はＲＡＭである。
中央処理装置１、バス４、ＲＯＭ５及びＲＡＭ６はいず
れも８ビツト・データを取扱いの対象として構成されて
おり、入出力装置３のみが１６ビノトのデータを処理対
象としている。中央処理装置ｌは、入出力装置３に転送
する１６ビツトのデータを８ビツトずつの上位部分と下
位部分に分割しつつ８ピントのバス４上に２回に分けて
出力する。バスインタフェース回路２は、バス４上に出
現する８ビツトの上位部分と下位部分とから成るデータ
を１６ピントのデータに組立てつつ入出力装置３に転送
する。また、バスインタフェース回路２は、入出力装置
３から受けた１６ビツトのデータを８ビツトずつの上位
部分と下位部分とに分割しつつバス４上に出力する。
れも８ビツト・データを取扱いの対象として構成されて
おり、入出力装置３のみが１６ビノトのデータを処理対
象としている。中央処理装置ｌは、入出力装置３に転送
する１６ビツトのデータを８ビツトずつの上位部分と下
位部分に分割しつつ８ピントのバス４上に２回に分けて
出力する。バスインタフェース回路２は、バス４上に出
現する８ビツトの上位部分と下位部分とから成るデータ
を１６ピントのデータに組立てつつ入出力装置３に転送
する。また、バスインタフェース回路２は、入出力装置
３から受けた１６ビツトのデータを８ビツトずつの上位
部分と下位部分とに分割しつつバス４上に出力する。
第２図は、第１図のバスインタフェース回路２の構成を
示す回路図であり、１１はＴＴＬのＬＳ２４５などの双
方向３ステ一トゲート回路で構成される双方向バッファ
回路、１２．１３はＴＴＬのＬ３３７４などの３ステー
トゲート付Ｄフリツプ・フロップで構成されるランチ回
路である。
示す回路図であり、１１はＴＴＬのＬＳ２４５などの双
方向３ステ一トゲート回路で構成される双方向バッファ
回路、１２．１３はＴＴＬのＬ３３７４などの３ステー
トゲート付Ｄフリツプ・フロップで構成されるランチ回
路である。
第３図は、バスインタフェース回路２を介して中央処理
装置１と入出力装置３との間で行われるデータ転送の手
順を説明するための波形図である。
装置１と入出力装置３との間で行われるデータ転送の手
順を説明するための波形図である。
第３図中（）で囲った数字を付した波形は、第２図中の
対応の数字を付した信号線上に出現する信号の波形であ
る。
対応の数字を付した信号線上に出現する信号の波形であ
る。
中央処理装置１は、１６ビツトのデータを入出力装置３
に転送しようとする場合、まずリード／ライト（Ｒ／Ｗ
）信号線２４にライトモードを指定するロー信号を出力
する。次に、中央処理装置１は１６ビツトの転送データ
を各８ビツトの上位部分と下位部分とに分割し、まず上
位部分をデータ信号線２１上に出力すると共に、制御信
号線２５上にランチ指令を出力する。バスインタフェー
ス回路２では、制御信号線２５上のランチ指令を受けた
ランチ回路１２がデータ信号線２１上に出現中の転送デ
ータの上位部分をラッチする。引き続き、中央処理装置
１は、８ビツトの下位部分をデータ信号ｙＡ２１上に出
力し、制御信号線２２上にライト指令（Ｗ）を出力する
と共に入出力装置３を構成するＬＳＩに対するチップイ
ネーブル信号（ＣＥ）を制御信号線２７上に出力する。
に転送しようとする場合、まずリード／ライト（Ｒ／Ｗ
）信号線２４にライトモードを指定するロー信号を出力
する。次に、中央処理装置１は１６ビツトの転送データ
を各８ビツトの上位部分と下位部分とに分割し、まず上
位部分をデータ信号線２１上に出力すると共に、制御信
号線２５上にランチ指令を出力する。バスインタフェー
ス回路２では、制御信号線２５上のランチ指令を受けた
ランチ回路１２がデータ信号線２１上に出現中の転送デ
ータの上位部分をラッチする。引き続き、中央処理装置
１は、８ビツトの下位部分をデータ信号ｙＡ２１上に出
力し、制御信号線２２上にライト指令（Ｗ）を出力する
と共に入出力装置３を構成するＬＳＩに対するチップイ
ネーブル信号（ＣＥ）を制御信号線２７上に出力する。
バスインタフェース回路２内のラッチ回路１２は、保持
中の転送データの上位部分を制御信号線２２上に出現す
るライト指令（Ｗ）に同期してデータ信号線２９上に出
力する。これと同時に、バッファ回路１１は、制御信号
線２４上のライトモード指定（Ｗ）と制御信号線２７上
のチップイネーブル信号（ＣＥ）に基づき、データ信号
ｖＡ２１上に出現中の転送データの下位部分をデータ信
号線２８上に出力する。この結果、データ信号線２８と
２９を介して１６ビツトのデータが入出力装置３に転送
される。
中の転送データの上位部分を制御信号線２２上に出現す
るライト指令（Ｗ）に同期してデータ信号線２９上に出
力する。これと同時に、バッファ回路１１は、制御信号
線２４上のライトモード指定（Ｗ）と制御信号線２７上
のチップイネーブル信号（ＣＥ）に基づき、データ信号
ｖＡ２１上に出現中の転送データの下位部分をデータ信
号線２８上に出力する。この結果、データ信号線２８と
２９を介して１６ビツトのデータが入出力装置３に転送
される。
中央処理装置１は、１６ビツトのデータを入出力装置３
から受は取ろうとする場合、まずリード／ライト信号線
２４にリードモードを指定するハイ信号を出力する。次
に、中央処理装置ｌは、制御信号線２３上にリード指令
（Ｒ）を出力すると共に制御信号線２７上にチップイネ
ーブル信号（ＣＥ）を出力する。これらの制御信号を受
けた入出力装置３は、データ信号線２８と２９上に１６
ビツトの転送データを出力する。
から受は取ろうとする場合、まずリード／ライト信号線
２４にリードモードを指定するハイ信号を出力する。次
に、中央処理装置ｌは、制御信号線２３上にリード指令
（Ｒ）を出力すると共に制御信号線２７上にチップイネ
ーブル信号（ＣＥ）を出力する。これらの制御信号を受
けた入出力装置３は、データ信号線２８と２９上に１６
ビツトの転送データを出力する。
バスインタフェース回路２では、制御信号線２３上のリ
ード指令（Ｒ）を受けたラッチ回路１３がデータ信号線
２９上に出現中の転送データの８ビツトの上位部分をラ
ッチする。これと同時に、双方向バッファ回路１１は、
リード／ライト信号（Ｒ／Ｗ）とチ・ノブイネーブル信
号（ＣＥ）に基づき、データ信号線２８上に出現中の転
送データの８ピントの下位部分をデータ信号線２１上に
出力する。
ード指令（Ｒ）を受けたラッチ回路１３がデータ信号線
２９上に出現中の転送データの８ビツトの上位部分をラ
ッチする。これと同時に、双方向バッファ回路１１は、
リード／ライト信号（Ｒ／Ｗ）とチ・ノブイネーブル信
号（ＣＥ）に基づき、データ信号線２８上に出現中の転
送データの８ピントの下位部分をデータ信号線２１上に
出力する。
中央処理装置１は、上記データ信号線２１から転送デー
タの下位部分を受は取ると、制御信号線２６上にラッチ
データの転送指令を出力する。この転送指令を受けたラ
ッチ回路１３は、保持中の転送データの上位部分をデー
タ信号線２１上に出力する。中央処理装置１は、データ
信号線２１から転送データの８ビツトの上位部分を受は
取り、既に受取り済みの８ビツトの下位部分と対にして
保存し、あるいは処理する。
タの下位部分を受は取ると、制御信号線２６上にラッチ
データの転送指令を出力する。この転送指令を受けたラ
ッチ回路１３は、保持中の転送データの上位部分をデー
タ信号線２１上に出力する。中央処理装置１は、データ
信号線２１から転送データの８ビツトの上位部分を受は
取り、既に受取り済みの８ビツトの下位部分と対にして
保存し、あるいは処理する。
（発明の効果）
以」二詳細に説明したように、本発明のデータ処理装置
によれば、中央処理装置は周辺装置に転送するデータを
複数部分に分割しつつバス上に出力し、バスインタフェ
ース部はバス上に出現する複数部分のデー久を一つのデ
ータに組立てつつ周辺装置に転送すると共にこの周辺装
置から受けたデータを複数部分に分割しつつバス上に出
力する構成であるから、データ長に関する不整合をイン
タフェース部で吸収しつつ装置内にデータ長の異なる処
理部を混在させることが可能となる。この結果、データ
長の変更に伴うハードウェアの変更範囲を必要最小限に
留めることが可能となり、装置全体としての低廉化が実
現される。
によれば、中央処理装置は周辺装置に転送するデータを
複数部分に分割しつつバス上に出力し、バスインタフェ
ース部はバス上に出現する複数部分のデー久を一つのデ
ータに組立てつつ周辺装置に転送すると共にこの周辺装
置から受けたデータを複数部分に分割しつつバス上に出
力する構成であるから、データ長に関する不整合をイン
タフェース部で吸収しつつ装置内にデータ長の異なる処
理部を混在させることが可能となる。この結果、データ
長の変更に伴うハードウェアの変更範囲を必要最小限に
留めることが可能となり、装置全体としての低廉化が実
現される。
第１図は本発明の一実施例のデータ処理装置の構成ブロ
ック図、第２図は第１図のバスインタフェース回路の構
成を示す回路図、第３図は第１図と第２図の各部の動作
を説明するための波形図である。 ｌ・・・中央処理装置、２・・・バスインタフェース回
路、３・・・入出力装置、４・・・バス、１１・・・双
方向バッファ回路、１２．１３・・・ランチ回路。 特許出願人 日本電気ホームエレクトロニクス株式会社
ック図、第２図は第１図のバスインタフェース回路の構
成を示す回路図、第３図は第１図と第２図の各部の動作
を説明するための波形図である。 ｌ・・・中央処理装置、２・・・バスインタフェース回
路、３・・・入出力装置、４・・・バス、１１・・・双
方向バッファ回路、１２．１３・・・ランチ回路。 特許出願人 日本電気ホームエレクトロニクス株式会社
Claims (1)
- 【特許請求の範囲】 中央処理装置と、この中央処理装置に接続されるバスと
、このバスにバスインタフェース部を介して接続される
周辺装置とを備え、 前記中央処理装置は、前記周辺装置に転送するデータを
複数部分に分割しつつバス上に出力する手段を備え、 前記バスインタフェース部は、前記バス上に出現する複
数部分のデータを一つのデータに組立てつつ前記周辺装
置に転送すると共に、前記周辺装置から受けたデータを
複数部分に分割しつつバス上に出力する手段を備えたこ
とを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064988A JPH01196653A (ja) | 1988-01-30 | 1988-01-30 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2064988A JPH01196653A (ja) | 1988-01-30 | 1988-01-30 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01196653A true JPH01196653A (ja) | 1989-08-08 |
Family
ID=12033072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2064988A Pending JPH01196653A (ja) | 1988-01-30 | 1988-01-30 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01196653A (ja) |
-
1988
- 1988-01-30 JP JP2064988A patent/JPH01196653A/ja active Pending
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