JPH0119773B2 - - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明はデイジタル回路で多用されるバイナリ
ーカウンタの新規な構成に関するものである。

従来例の構成とその問題点 従来より多用されているカウンタ（分周器も含
む）はよく知られている様に、その基本的な論理
構成が６個のNANDゲートもしくは６個のNOR
ゲートの相互接続によるエツジトリガータイプの
Ｔフリツプフロツプによつて単位ステージが構成
されているが、この種のカウンタがあらゆるデイ
ジタルシステム、特にデイジタルLSIの中心的な
存在になつているため、近年、カウンタの単位ス
テージを構成するＴフリツプフロツプのゲート数
を削減しようとする試みが盛んに行なわれてい
る。

特にI²L・ICではアナログ回路とデイジタル回
路の混載が可能であるため、カメラやウオツチあ
るいはマイクロモータの制御回路などの分野への
応用がめざましく、従来は７〜８素子（単なる２
分の１分周を行なうだけの場合と、リセツト機能
を付加する場合とで素子数が異なる）によつて構
成されていた単位ステージを４素子にまで削減さ
せた事例も発表された。

これらの事例は、IEEE JOURNAL OF
SOLID−STATE CIRCUITS、Vol.SC−11、No.
６（1976）のPP 847−851のP.A.TUCCI and L.
K.RUSSEL；‘An I²L Watch Chip with
Direct LED Drive'や周IEEE誌のVol.SC−14、
No.３（1979）のPP 657−660のU.
ABLASSMEIER；‘Camparison of Various
Binary Dividers in I²L'において紹介されてい
る。

しかしながら、これらの４素子フリツプフロツ
プは出力信号として反転出力が得られなかつた
り、従来とは異なる特別な構造にする必要があつ
た。

また、後者の論文の表１にも示されている様に
これらの４素子フリツプフロツプはその特殊な構
成のため、使用限界周波数が著しく低下してしま
うと言う問題があつた。

発明の目的 本発明は単位ステージを構成するためのチツプ
サイズを従来以上に小さくできる、言い換えれば
より少ない配線数や素子数で単位ステージを構成
することのできるバイナリーカウンタを実現する
ものである。

発明の構成 本発明のバイナリーカウンタは、各々の第１の
入力端子と出力端子がクロスカツプリング接続さ
れた第１および第２の一致ゲートによる第１のゲ
ート対と、各々の第１の入力端子と出力端子がク
ロスカツプリング接続され、第２の入力端子にそ
れぞれ前記第１の一致ゲートの出力と前記第２の
一致ゲートの出力が供給された第３および第４の
一致ゲートによる第２のゲート対と、第１の入力
端子に前段からのトリガ信号が供給され、第２の
入力端子に前記第１の一致ゲートの出力が供給さ
れ、その出力を前記第１および第２の一致ゲート
の第２の入力端子に供給する第５の一致ゲート
と、前記第２のゲート対の出力を前記第１および
第２の一致ゲートの第３の入力端子に供給する手
段と、前記第１の一致ゲートの出力を次段にトリ
ガ信号として供給する手段と、前記第２の一致ゲ
ートの第４の入力端子に次段の単位ステージを構
成する第５の一致ゲートの出力を供給する手段と
によつて単位ステージを構成するとともに複数の
単位ステージを縦続接続したことを特徴とするも
ので、これによつて単位ステージあたりの素子数
あるいは配線数を削減するものである。

実施例の説明 以下本発明の実施例について図面を参照しなが
ら説明する。

第１図は本発明の一実施例における４ビツトバ
イナリーカウンタの論理構成図であり、端子T₀
はクロツク信号が印加される入力端子、端子Q₀，
Q₁，Q₂，Q₃はそれぞれ１ビツト目、２ビツト目、
３ビツト目、４ビツト目のカウント出力端子であ
る。

第１図では、NANDゲート１１，１２，１３，
１４，１５，１６によつて１ビツト目の単位ステ
ージ１００が構成されており、前記単位ステージ
１００は本発明を適用した２ビツト目の単位ステ
ージ２００にトリガ信号を供給するための単位ス
テージであり、通常のＴフリツプフロツプの出力
側に微分パルス発生回路を付加したのと同じ機能
を有している。

前記単位ステージ２００において、各々の入力
端子と出力端子がクロスカツプリング接続された
NANDゲート２１とNANDゲート２２によつて
第１のゲート対２１１が構成され、同様に接続さ
れたNANDゲート２３とNANDゲート２４によ
つて第２のゲート対２１２が構成されている。

また、前記NANDゲート２１，２２の出力端
子はそれぞれ前記NANDゲート２３，２４の別
の入力端子に接続され、前記NANDゲート２１，
２２の第２の入力端子はいずれもNANDゲート
２５の出力端子に接続され、第３の入力端子はそ
れぞれ前記NANDゲート２４，２３の出力端子
に接続されている。さらに、前記NANDゲート
２５の第１の入力端子２５ａは単位ステージ１０
０を構成するNANDゲート１１の出力端子に接
続され、第２の入力端子２５ｂは前記NANDゲ
ート２１の出力端子に接続され、前記NANDゲ
ート２２の第４の入力端子にはインバータ２６を
介して次段の単位ステージ３００を構成する
NANDゲート３５の出力が供給され、前記
NANDゲート２１の出力端子は前記NANDゲー
ト３５の第１の入力端子に接続されている。

単位ステージ３００はNANDゲート３１，３
２，３３，３４，３５、インバータ３６によつて
前記単位ステージ２００と同様に構成され、単位
ステージ４００においては前記NANDゲート２
５の代わりにインバータ４５が用いられ、
NANDゲート４２の第４の入力端子は省かれて
いる。

さて、第１図に示した回路は特にI²Lにおいて
実施すると素子数低減の効果が大きいので、単位
ステージ１００および２００をI²Lトランジスタ
によつて構成した回路結線図に基づいて動作の概
要を説明する。

まず、第２図は第１図の単位ステージ１００の
論理構成をI²L回路で実現した回路結線図であり、
第２図において、トランジスタ１０１のベースは
クロツクパルス入力端子₀に接続され、同第１
コレクタ１ａはトランジスタ１０２のベースに接
続され、同第２コレクタ１ｂはトランジスタ１０
３のベースに接続され、同第３コレクタ１ｃはト
ランジスタ１０６のベースに接続され、前記トラ
ンジスタ１０２の第１コレクタ２ａはドライブ用
出力端子₀に接続され、同第２コレクタ２ｂは
前記トランジスタ１０３のベースに接続され、同
第３コレクタ２ｃはトランジスタ１０７のベース
に接続され、同第４コレクタ２ｄはトランジスタ
１０４のベースに接続され、前記トランジスタ１
０３の第１コレクタ３ａは前記トランジスタ１０
２のベースに接続され、同第２コレクタ３ｂは前
記トランジスタ１０７のベースに接続され、同第
３コレクタ３ｃはトランジスタ１０５のベースに
接続されている。

また、前記トランジスタ１０４の第１コレクタ
４ａは前記トランジスタ１０５のベースに接続さ
れ、同第２コレクタ４ｂは１ビツト目の出力端子
Q₀に接続され、同第３コレクタ４ｃは前記トラ
ンジスタ１０３のベースに接続され、前記トラン
ジスタ１０５の第１コレクタ５ａは前記トランジ
スタ１０４のベースに接続され、同第２コレクタ
５ｂは１ビツト目の反転出力端子₀に接続され、
同第３コレクタ５ｃは前記トランジスタ１０２の
ベースに接続されている。

さらに、前記トランジスタ１０６の第１コレク
タ６ａは前記トランジスタ１０７のベースに接続
され、同第２コレクタ６ａは前記トランジスタ１
０３のベースに接続され、同第３コレクタ６ｃは
前記トランジスタ１０２のベースに接続され、前
記トランジスタ１０７の第１コレクタ7aは前記
トランジスタ１０６のベースに接続されている。

さて、第３図は第２図の回路の各部の信号波形
を示したもので、各トランジスタの第２、第３、
第４コレクタの信号波形はそれぞれ第１，第２、
第３コレクタの信号波形に対して、ゲート間の信
号伝達遅れの２分の１に相当する分だけの遅れを
有しているものと仮定している。

第３図のａはクロツクパルス入力端子₀に入
力されるクロツクパルス、ｂ〜ｄ，ｅ〜ｈ，ｉ〜
ｋ，ｌ〜ｎ，ｏ〜ｑ，ｒ〜ｔおよびｕはそれぞ
れ、トランジスタ１０１の第１〜第３コレクタ、
トランジスタ１０２の第１〜第４コレクタ、トラ
ンジスタ１０３の第１〜第３コレクタ、トランジ
スタ１０４の第１〜第３コレクタ、トランジスタ
１０５の第１〜第３コレクタ、トランジスタ１０
６の第１〜第３コレクタ、トランジスタ１０７の
第１コレクタの信号波形を示したもので、実際の
回路では、例えば前記トランジスタ１０１の第１
コレクタ１ａは前記トランジスタ１０３，１０
５，１０６のコレクタ３ａ，５ｃ，６ｃと共通接
続されているので、第３図に示した信号波形とは
異なつた波形が現われるが、第３図では動作の説
明をわかり易くするために、各コレクタを他のコ
レクタと分離した場合のそれぞれのコレクタ波形
を示している。

さて、第２図のトランジスタ１０１，１０４，
１０７の出力レベルが“０”で（ここでは“Ｌ”
レベルを論理０に対応させ、“Ｈ”レベルを論理
１に対応させている）、トランジスタ１０２，１
０３，１０５，１０６の出力レベルが“１”にな
つているもとで、時刻t₁において、前記トランジ
スタ１０１のベースのレベルが第３図₀に示す
様に、“１”から“０”に移行したとすると、続
いて前記トランジスタ１０１の第１コレクタ１ａ
のレベルが“１”に移行し、さらに同第２コレク
タ１ｂ、同第３コレクタ１ｃのレベルが次々と
“１”に移行する。

前記トランジスタ１０１の第１コレクタ１ａの
レベルが“１”に移行すると、あらかじめトラン
ジスタ１０３の第１コレクタ３ａ、トランジスタ
１０５の第３コレクタ５ｃ、トランジスタ１０６
の第３コレクタ６ｃのレベルがいずれも“１”に
なつているので、トランジスタ１０２の第１コレ
クタ２ａのレベルが“０”に移行し、さらに同第
２コレクタ２ｂ、同第３コレクタ２ｃ、同第４コ
レクタ２ｄが次々と“０”に移行する。

前記トランジスタ１０２の第３コレクタ２ｃの
レベルが“０”に移行すると、トランジスタ１０
７の第１コレクタ７ａの出力レベルが“１”に移
行し、この時点で前記トランジスタ１０１の第３
コレクタ１ｃのレベルが“１”になつているの
で、トランジスタ１０６の第１コレクタ６ａのレ
ベルが“０”に移行し、さらに同第２コレクタ６
ｂ、同第３コレクタ６ｃのレベルが次々と“０”
に移行する。

前記トランジスタ１０６の第３コレクタ６ｃの
レベルが“０”に移行すると、前記トランジスタ
１０２の第１コレクタ２ａのレベルは“１”に戻
り、同第２コレクタ２ｂ、同第３コレクタ２ｃ、
同第４コレクタ２ｄのレベルも次々と“１”に戻
る。

一方、前記トランジスタ１０２の第４コレクタ
２ｄのレベルが“１”に戻る以前に“１”から
“０”に移行した時点で、トランジスタ１０４の
第１コレクタ４ａのレベルが“１”に移行し、続
いて同第２コレクタ４ｂ、同第３コレクタ４ｃの
レベルも“１”に移行する。

前記トランジスタ１０４の第１コレクタ４ａの
レベルが“１”に移行すると、あらかじめトラン
ジスタ１０３の第３コレクタ３ｃのレベルが
“１”になつているので、トランジスタ１０５の
第１コレクタ５ａのレベルが“０”に移行し、同
第２コレクタ５ｂ、同第３コレクタ５ｃのレベル
が次々と“０”に移行する。

時刻t₂において、前記トランジスタ１０１のベ
ースのレベルが“１”に移行すると、前記トラン
ジスタ１０１の第１コレクタ１ａのレベルが
“０”に移行し、続いて同第２コレクタ１ｂ、同
第３コレクタ１ｃのレベルも次々と“０”に移行
する。

前記トランジスタ１０１の第３コレクタ１ｃの
レベルが“０”に移行すると、トランジスタ１０
６の第１コレクタ６ａ、第２コレクタ６ｂ、第３
コレクタ６ｃのレベルが次々と“１”に移行し、
前記トランジスタ１０６の第１コレクタ６ａのレ
ベルの“１”への移行によつてトランジスタ１０
７の第１コレクタ７ａのレベルは“０”に移行し
て時刻t₃におけるクロツクパルスのリーデイング
エツジの到来に備える。

時刻t₃において、トランジスタ１０１のベース
のレベルが“０”に移行すると、同第１〜第３コ
レクタのレベルは“１”に移行する。

前記トランジスタ１０１の第２コレクタ１ｂの
レベルが“１”に移行すると、あらかじめトラン
ジスタ１０２の第２コレクタ２ｂ、トランジスタ
１０４の第３コレクタ４ｃ、トランジスタ１０６
の第２コレクタ６ｂのレベルがいずれも“１”に
なつているので、トランジスタ１０３の第１コレ
クタ３ａのレベルが“０”に移行し、続いて同第
２コレクタ３ｂ、同第３コレクタ３ｃのレベルも
“０”に移行する。

前記トランジスタ１０３の第２コレクタ３ｂの
出力レベルの“０”への移行によつてトランジス
タ１０７の第１コレクタ７ａのレベルが“１”に
移行し、一方、前記トランジスタ１０３の第３コ
レクタ３ｃの出力レベルの“０”への移行によつ
てトランジスタ１０５の第１コレクタ５ａのレベ
ルが“１”に移行する。

前記トランジスタ１０７の第１コレクタ７ａの
レベルが“１”に移行すると、トランジスタ１０
６の第１コレクタ６ａのレベルが“０”に移行
し、さらに同第２コレクタ６ｂ、同第３コレクタ
６ｃのレベルも“０”に移行し、前記トランジス
タ１０６の第２コレクタ６ｂのレベルの“０”へ
の移行によつて前記トランジスタ１０３の第１コ
レクタ３ａのレベルは“１”に戻る。

なお、この間に前記トランジスタ１０５の第１
コレクタ５ａのレベルの“１”への移行によつて
トランジスタ１０４の出力レベルは“０”に移行
する。

時刻t₄において、トランジスタ１０１のベース
のレベルが“１”に移行すると、時刻t₂のときと
同様に、前記トランジスタ１０１の出力レベルが
“０”に移行し、その結果、トランジスタ１０６
の出力レベルが“１”に移行し、さらにトランジ
スタ１０７の出力レベルが“０”に移行する。

以後、同様にして前記トランジスタ１０１のベ
ースのレベルが変化する毎に、言い換えればクロ
ツクパルス入力端子₀のレベルが変化する毎に
各トランジスタの出力レベルは変化を繰り返し、
第２図の回路の入力端子₀のレベルが第３図ａ
に示す如く変化したとき、ドライブ用出力端子
_０、１ビツト目の出力端子Q₀、１ビツト目の反転
出力端子₀にはそれぞれ、第３図ｅ，ｍ，ｐに
示す様な信号波形が現われる。

つまり、第２図の回路は普通のＴフリツプフロ
ツプに微分パルス発生回路の機能を付加した回路
であると見なすことが出来る。

さて、第４図は第１図の単位ステージ２００お
よび３００の論理構成をI²L回路で実現した回路
結線図である。第４図において、ベースがトリガ
信号入力端子₁に接続されたトランジスタ２０
１の第１コレクタ２０１ａはトランジスタ２０２
のベースに接続され、同第２コレクタ２０１ｂは
トランジスタ２０３のベースに接続され、前記ト
ランジスタ２０２の第１コレクタ２０２ａは前記
トランジスタ２０１のベースに接続され、同第２
コレクタ２０２ｂはドライブ用出力端子₁に接
続され、同第３コレクタ２０２ｃはトランジスタ
２０４のベースに接続され、同第４コレクタ２０
２ｄは前記トランジスタ２０３のベースに接続さ
れ、前記トランジスタ２０３の第１コレクタ２０
３ａはトランジスタ２０５のベースに接続され、
同第２コレクタ２０３ｂは前記トランジスタ２０
２のベースに接続されている。

さらに、前記トランジスタ２０４の第１コレク
タ２０４ａは２ビツト目の出力端子Q₁に接続さ
れ、同第２コレクタ２０４ｂは前記トランジスタ
２０５のベースに接続され、同第３コレクタ２０
４ｃは前記トランジスタ２０３のベースに接続さ
れ、前記トランジスタ２０５の第１コレクタ２０
５ａは前記トランジスタ２０４のベースに接続さ
れ、同第２コレクタ２０５ｂは前記トランジスタ
２０２のベースに接続されている。

さらに、帰還信号供給端子F₁にはトランジス
タ２０６のベースが接続され、前記トランジスタ
２０６の第１コレクタ２０６ａは前記トランジス
タ２０３のベースに接続されている。

単位ステージ３００はトランジスタ３０１，３
０２，３０３，３０４，３０５，３０６によつて
構成され、トランジスタ３０１の第３コレクタ３
０１ｃが帰還端子B₂に接続されている点を除い
ては単位ステージ２００と同一構成となつてい
る。

さて、第４図のトランジスタ２０１，２０４，
３０１，３０４の出力レベルが“０”で、それ以
外のトランジスタの出力レベルが“１”になつて
いるもとで、時刻t₁₁において前記トランジスタ
２０１のベースのレベルが第５図aaに示す様に
“１”から“０”に移行したとすると、続いて前
記トランジスタ２０１の第１コレクタ２０１ａ、
さらには同第２コレクタ２０１ｂのレベルが
“１”に移行する。

前記トランジスタ２０１の第１コレクタ２０１
ａのレベルが“１”に移行すると、あらかじめト
ランジスタ２０３の第２コレクタ２０３ｂ、トラ
ンジスタ２０５の第２コレクタ２０５ｂのレベル
がともに“１”になつているので、トランジスタ
２０２の第１コレクタ２０２ａのレベルが“０”
に移行し、さらに同第２コレクタ２０２ｂ、同第
３コレクタ２０２ｃ、同第４コレクタ２０２ｄの
レベルが次々と“０”に移行する。

前記トランジスタ２０２の第３コレクタ２０２
ｃのレベルが“０”に移行すると続いてトランジ
スタ２０４の第１コレクタ２０４ａのレベルが
“１”に移行し、さらに同第２コレクタ２０４
ｂ、同第３コレクタ２０４ｃのレベルが次々と
“１”に移行する。

前記トランジスタ２０４の第２コレクタ２０４
ｂのレベルが“１”に移行すると、あらかじめト
ランジスタ２０３の第１コレクタ２０３ａのレベ
ルが“１”になつているので、トランジスタ２０
５の第１コレクタ２０５ａのレベルが“０”に移
行し、続いて同第２コレクタ２０５ｂのレベルも
“０”に移行する。

前記トランジスタ２０５の第２コレクタ２０５
ｂのレベルが“０”に移行すると、前記トランジ
スタ２０２の出力レベルは“１”に戻り、同第１
コレクタ２０２ａ、同第２コレクタ２０２ｂ、同
第３コレクタ２０２ｃ、同第４コレクタ２０２ｄ
のレベルが次々と“１”に戻る。

前記トランジスタ２０２の第１コレクタ２０２
ａのレベルが“１”に戻つた時点において、トリ
ガ信号入力端子₁のレベルが“１”に移行して
いるとすると、トランジスタ２０１の第１コレク
タ２０１ａ、同第２コレクタ２０１ｂのレベルは
次々と“０”に移行する。

一方、時刻t₁₁の直後にトランジスタ２０２の
第２コレクタ２０２ｂのレベルが“１”から
“０”に移行するが、これによつてトランジスタ
３０１の第１コレクタ３０１ａ、同第２コレクタ
３０１ｂ、同第３コレクタ３０１ｃのレベルが
次々と“１”に移行し、前記トランジスタ３０１
の第１コレクタ３０１ａのレベルの“１”への移
行によつてトランジスタ３０２の第１コレクタ３
０２ａ、同第２コレクタ３０２ｂ、同第３コレク
タ３０２ｃ、同第４コレクタ３０２ｄのレベルが
次々と“０”に移行する。

前記トランジスタ３０２の第３コレクタ３０２
ｃのレベルが“０”に移行すると、続いてトラン
ジスタ３０４の第１コレクタ３０４ａのレベルが
“１”に移行し、同第２コレクタ３０４ｂ、同第
３コレクタ３０４ｃのレベルも次々と“１”に移
行する。

前記トランジスタ３０４の第２コレクタ３０４
ｂのレベルが“１”に移行すると、続いてトラン
ジスタ３０５の第１コレクタ３０５ａ、同第２コ
レクタ３０５ｂのレベルが次々と“０”に移行
し、前記トランジスタ３０５の第２コレクタ３０
５ｂのレベルの“０”への移行によつて前記トラ
ンジスタ３０２の出力レベルは“１”に戻り、さ
らに前記トランジスタ３０１の出力レベルは
“０”に移行する。

ところで、第５図の時刻t₁₂において、トラン
ジスタ２０２の第４コレクタ２０２ｄのレベルが
“１”に戻るタイミングとトランジスタ２０１の
第２コレクタ２０１ｂのレベルが“１”に戻るタ
イミングが一致しているが、配線容量やトランジ
スタの特性の微妙なばらつきなどによつて前記ト
ランジスタ２０１の出力レベルが“０”になる時
刻が少し遅れることは充分に起こり得る。

したがつて、トランジスタ２０３のベースにト
ランジスタ２０６の出力が印加されていない場合
には前記トランジスタ２０２の出力レベルが
“１”に移行した直後に前記トランジスタ２０３
の出力レベルが“０”に移行してしまう（誤動作
をひき起こす）危険性があるが、本発明の構成で
は時刻t₁₂の前後のＡで示した区間、すなわち前
記トランジスタ２０６の第１コレクタ２０６ａの
レベルが“０”になつている区間においては前記
トランジスタ２０３の出力レベルが“０”になる
のを禁止しているので、誤動作の恐れはない。

また、単位ステージ３００を構成するトランジ
スタ３０６のベースにも同様にして次段の回路の
出力を印加する（帰還する）ことによつて、トラ
ンジスタ３０３の誤動作を防ぐことが出来る。

なお、単位ステージ２００において、トランジ
スタ２０２の第１コレクタ２０２ａをトランジス
タ２０１のベースに接続したことがこの様な誤動
作の危険性を作つているのであるが（前記接続を
行なうことによつてトランジスタ２０１の出力レ
ベルが“０”になるのはトランジスタ２０２の出
力レベルが“１”に戻つた後になる）、前記接続
には別の理由がある。

すなわち、前記トランジスタ２０２の第２コレ
クタ２０２ｂに現われる出力信号はドライブ信号
として次段に供給される訳であるが、前記接続を
行なわない場合には、前記トランジスタ２０２の
出力信号のリーデイングエツジとトレイリングエ
ツジの両方が入力トリガ信号のリーデイングエツ
ジとトレイリングエツジによつて規制されてしま
い、入力トリガ信号のパルス幅よりも広いパルス
幅のドライブ信号を次段へ供給することは出来な
くなる。

この様な状態でトリガ信号が何段もの単位ステ
ージを伝幡していくうちに配線容量や負荷容量な
どによつてパルス幅が徐々に狭くなつてついには
消滅してしまうことになる。

第４図に示した回路では、例えば単位ステージ
２００について説明すると、トランジスタ２０２
の第１コレクタ２０２ａをトランジスタ２０１の
ベースに接続することにより、少なくとも次段に
供給するドライブ信号のトレイリングエツジは入
力トリガ信号のトレイリングエツジには規制され
ずに、単位ステージ内の各トランジスタの信号伝
達時間に依存する様にしているので、言い換えれ
ば、たとえ入力トリガ信号のパルス幅が極端に狭
くなつていたとしても、単位ステージ内で再びパ
ルス幅を広くして次段へ供給する機能をもたせる
ことができ、トリガ信号が途中で消滅することは
ない。

さて、時刻t₁₃において、入力トリガ信号のリ
ーデイングエツジが到来し、トランジスタ２０１
のベースのレベルが“０”に移行すると、前記ト
ランジスタ２０１の第１コレクタ２０１ａ、同第
２コレクタ２０１ｂのレベルが“１”に移行し、
その時点ではトランジスタ２０２の第４コレクタ
２０２ｄ、トランジスタ２０４の第３コレクタ２
０４ｃ、さらにはトランジスタ２０６の第１コレ
クタ２０６ａのレベルがすべて“１”になつてい
るので、トランジスタ２０３の出力レベルは
“０”に移行し、同第１コレクタ２０３ａ、同第
２コレクタ２０３ｂのレベルが次々と“０”に移
行する。

前記トランジスタ２０３の第１コレクタ２０３
ａのレベルが“０”に移行すると、トランジスタ
２０５の出力レベルが“１”に移行し、続いてト
ランジスタ２０４の出力レベルが“０”に移行
し、その結果前記トランジスタ２０３の出力レベ
ルは“１”に戻る。

時刻t₁₄において、入力トリガ信号のトレイリ
ングエツジが到来すると、トランジスタ２０１の
出力レベルは“０”に移行する。

時刻t₁₅において、入力トリガ信号のリーデイ
ングエツジが到来すると、単位ステージ２００は
時刻t₁₁のときと同様に動作してトランジスタ２
０２が次段の単位ステージ３００にドライブ信号
を供給する。

前記トランジスタ２０２の第２コレクタ２０２
ｂのレベルが“０”に移行すると、トランジスタ
３０１の出力レベルが“１”に移行し、続いてト
ランジスタ３０３の出力レベルが“０”に移行
し、さらにトランジスタ３０５の出力レベルが
“１”に移行してその結果トランジスタ３０４の
出力レベルが“０”に移行する。

前記トランジスタ３０４の第３コレクタ３０４
ｃのレベルが“０”に移行すると、前記トランジ
スタ３０３の出力レベルは“１”に戻り、続いて
前記トランジスタ３０１の出力レベルが“０”に
移行して一連の動作が終了する。

時刻t₁₆において、トランジスタ２０１の第２
コレクタ２０１ｂのレベルが“０”に移行するの
と同時にトランジスタ２０２の第４コレクタ２０
２ｄが“１”に移行しているが、Ｂ区間がトラン
ジスタ２０６によつてトランジスタ２０３の出力
レベル変化を禁止された区間であるので、この場
合にも単位ステージ２００が誤動作を起こすこと
はない。

さて、第４図に示された本発明のバイナリーカ
ウンタでは、単位ステージあたり６素子で構成す
ることが出来、従来のI²Lカウンタ（フリツプフ
ロツプ）が単位ステージあたり７素子必要として
いたのに比べると、より少ない素子数でカウンタ
を構成できることになる。

また、第１図に示されるようなリプルカウンタ
を構成する場合、第４図からも明らかなように、
入力トリガ信号が２トランジスタを経て次段の単
位ステージに供給されるので、カウンタの単位ス
テージ間の出力伝幡遅延が従来以上に少なくな
る。

ちなみに従来のI²Lカウンタでは入力トリガ信
号が３個のトランジスタを経て次段の単位ステー
ジに供給される。

なお、第１図に示した実施例において、各単位
ステージともNANDゲートを中心にして構成さ
れているが、NORゲートなどの他の一致ゲート
に置き換えても同様の動作が可能であることは言
うまでもない。

発明の効果 以上の説明から明らかなように、本発明のバイ
ナリーカウンタはその論理構成において、各々の
第１の入力端子と出力端子がクロスカツプリング
接続された第１および第２の一致ゲートによる第
１のゲート対２１１と、各々の第１の入力端子と
出力端子がクロスカツプリング接続され、第２の
入力端子にそれぞれ前記第１の一致ゲートの出力
と前記第２の一致ゲートの出力が供給された第３
および第４の一致ゲートによる第２のゲート対２
１２と、第１の入力端子に前段からのトリガ信号
が供給され、第２の入力端子に前記第１の一致ゲ
ートの出力が供給され、その出力を前記第１およ
び第２の一致ゲートの第２の入力端子に供給する
第５の一致ゲート２５と、前記第２のゲート対の
出力を前記第１および第２の一致ゲートの第３の
入力端子に供給する手段（第１図の実施例では第
１の一致ゲート２１および第２の一致ゲート２２
の第３の入力端子に第２のゲート対２１２を構成
する第３の一致ゲート２３と第４の一致ゲート２
４の出力を直接供給するための結線）と、前記第
１の一致ゲートの出力を次段にトリガ信号として
供給する手段と、前記第２の一致ゲートの第４の
入力端子に次段の単位ステージを構成する第５の
一致ゲートの出力を供給する手段（第１図の実施
例ではインバータ２６を通した結線とによつて単
位ステージを構成するとともに、複数の単位ステ
ージを縦続接続したことを特徴とするものである
ので、従来よりも少ない素子数や配線数で単位ス
テージを構成することが出来、その結果、ICの
チツプサイズの縮少や消費電力の低減が可能にな
るなど、大なる効果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例におけるバイナリー
カウンタの論理構成図、第２図は第１図の単位ス
テージ１００をI²L回路で構成した回路結線図、
第３図は第２図の回路の動作波形図、第４図は第
１図の単位ステージ２００，３００をI²L回路で
構成した回路結線図、第５図は第４図の回路の動
作波形図である。 １００，２００，３００，４００……単位ステ
ージ、２１１，２１２……ゲート対。

Claims (1)

1. 【特許請求の範囲】 １ 各々の第１の入力端子と出力端子がクロスカ
   ツプリング接続された第１および第２の一致ゲー
   トによる第１のゲート対と、各々の第１の入力端
   子と出力端子がクロスカツプリング接続され、第
   ２の入力端子にそれぞれ前記第１の一致ゲートの
   出力と前記第２の一致ゲートの出力が供給された
   第３および第４の一致ゲートによる第２のゲート
   対と、第１の入力端子に前段からのトリガ信号が
   供給され、第２の入力端子に前記第１の一致ゲー
   トの出力が供給され、その出力を前記第１および
   第２の一致ゲートの第２の入力端子に供給する第
   ５の一致ゲートと、前記第２のゲート対の出力を
   前記第１および第２の一致ゲートの第３の入力端
   子に供給する手段と、前記第１の一致ゲートの出
   力を次段にトリガ信号として供給する手段と、前
   記第２の一致ゲートの第４の入力端子に次段の単
   位ステージを構成する第５の一致ゲートの出力を
   供給する手段とによつて単位ステージを構成する
   とともに複数の単位ステージを縦続接続したバイ
   ナリーカウンタ。 ２ 第２の一致ゲートの第４の入力端子と、次段
   の単位ステージを構成する第５の一致ゲートの入
   力端子の間にインバータを接続したことを特徴と
   する特許請求の範囲第１項記載のバイナリーカウ
   ンタ。